Суматори з одночасним перенесенням реалізовані у вигляді спеціальних мікросхем, що виконують функції 4-розрядного арифметично-логічного пристрою (АЛП (в серії К155 - мікросхема К155ИП3). Умовні графічні позначення мікросхеми К155ИП3, де x_i - x₁ і у_i - у₁ - 4_розрядні коди, що поступають на входи схеми; F₄ - F₁ - 4-розрядний код результату (логічної або арифметичної операцій, що виконуються схемою); х₄ - х₁ - код керуючих сигналів (можливі 2⁴ = 16 комбінацій керуючих сигналів, кожна з яких визначає логічну або арифметичну операцію, що виконується схемою ); М - керуючий сигнал, який визначає режим роботи схеми: виконання логічних або арифметичних операцій; р_вх, Р, У і Р_гр - входи і виходи одночасного перенесення; х_і - у_і, - окремий вихід, що є тільки в схемі К155ИП3, сигнал на якому з'являється лише у разі ідентичності вхідних кодів при будь-якому значенні М.

Мікросхема К155ИП3. Мікросхема може працювати в режимах позитивної логіки і негативної логіки (тут верхньому рівню відповідає код «0», нижньому рівень-код «»).

Операції підсумовування в даній мікросхемі виконуються з одночасним перенесенням. Реалізація одночасного перенесення в мікросхемі виконана по еквівалентних канонічних рівняннях.

У загальному вигляді канонічні рівняння одночасного перенесення виглядають так:

,;

У мікросхемі, що розглядається, реалізовані рівняння: для позитивної логіки

,;

для негативної логіки

, ;

Реалізація в мікросхемі саме даних рівнянь є результатом емпіричного підходу (направленого перебору варіантів). При цьому враховувалися питання технологічності виготовлення мікросхеми, зменшення об'єму обладнання і часу затримки вихідних сигналів при забезпеченні виконання всіх передбачених арифметичних і логічних операцій.

Схема АЛП, реалізована на одному кристалі, де використане 5 інверторів; 33 схеми І з числом входів 2-4; 13 схем АБО-НІ з числом входів 2-4; 2 чотиривходові схеми І - НІ; 8 схем .

Розглянемо тимчасові параметри схеми. Код результату будь-якої логічної або арифметичної операції з'являється на виході (з моменту одночасної подачі вхідних сигналів) через 24 нс. Поширення перенесення від р_вх до Р_гр відбувається за 10,5 нс; t_зд.р сигналу від х_і, у_і до Р_гр рівний 15 нс; t_зд.р від х_і, у_і до р_вх рівний 23 нс; t_зд.р від р_вх до F_і рівний 12 нс. На основі даної мікросхеми легко реалізовується п_розрядний суматор з послідовним поширенням перенесення між групами. Тут не потрібно додаткового обладнання. Максимальний час підсумовування п-розрядних кодів (п = 40) рівний

01010…0101

00110…1011

___________

10000…000

Мікросхема К155ИП4. У серії К155 для реалізації п-розрядних суматорів з одночасним багатоступінчастим перенесенням випускається спеціальна мікросхема К155ИП4 - схема прискореного поширення перенесення для арифметичного вузла. Умовне графічне позначення схеми, що використовується в режимі позитивної логіки, Розмірність цієї схеми m = 4 і функції, що виконуються нею, визначаються рівняннями (2.9). Ця мікросхема, що так само як і об'єднувана з нею мікросхема АЛП, реалізована не по канонічних рівняннях. Робота мікросхеми К155ИП4 в режимі негативної логіки визначається рівняннями

;

;

Мікросхема реалізована, на 13 схемах І, одному інверторі, двох схемах АБО і трьох схемах АБО - НІ. Тимчасові параметри мікросхеми t_зд.р від будь-якого входу до будь-якого виходу рівні 22 нс.

Мікросхеми К500ІП181 і К500ІП179.

Мікросхеми випускаються в серії К500. Вони виконують функції, аналогічні мікросхемам К155ИПЗ і К155ИП4 відповідно. Умовні графічні позначення мікросхем К500181 і К500179. Функції, що виконуються мікросхемою К500181 в режимі позитивної логіки.

Мікросхеми серії, К500 мають деякі відмінності від відповідних мікросхем серії К155: мікросхема К500181 в режимі позитивної логіки реалізовує функції Р, У, P_гр = f (x_i, y_i, р_вх) і F = (x₁ y₁) р_і-1; мікросхема К500179 - функції P₁, P₂, Р і У від Р_і, У^і, 2*, p_вх, мікросхема К500179 має не три виходи P₁, P₂, P₃ (як в мікросхемі К155ИП4), а два.

Канонічні рівняння, відповідно до яких виробляються сигнали на виходах P₁ і P₂, мають вигляд:

Схема 16-розрядного суматора, побудована на мікросхемах К500181 і К500179. Тут нарівні з одночасним перенесенням має місце послідовне поширення перенесення між АЛП₁ і АЛП₂ і між АЛП₃, і АЛП₄.

РОЗДІЛ 3. МОДУЛЬНІ ОПЕРАЦІЇ

Реалізація арифметичних операцій кінцевого поля Галуа GF (р), кінцевого поля комплексних цілих чисел , кінцевих кілець Z_М, , зводиться до реалізації модульних операцій, тобто операцій додавання і множення, що виконуються по модулю деякого простого (іноді складного) числа. Те ж саме можна сказати про реалізацію операцій розширеного поля Галуа GF (р^н), елементами якого є багаточлени, визначені над простим полем GF (р). Тому в основі арифметичного пристрою, що виконує операції над цими багаточленами, лежить пристрій, що виконує операції складання і множення по модулю р. Отже, ефективна реалізація модульних операцій визначає ефективність реалізації системи ЦОС загалом.

Мабуть, уперше з проблемою апаратурної реалізації модульних операцій зіткнулися при побудові ЦОМ, працюючої в системі залишкових класів. Існує два основних методи реалізації модульних операцій: метод табличної арифметики і метод додаткових зв'язків перенесень.

Метод табличної арифметики заснований на табличній реалізації модульних операцій. Цифри в таблиці додавання і множення по модулю М записуються в двійковій системі числення (або в k-значній системі). Далі складаються таблиці істинності для цифр кожного розряду двійкових (k-значних) еквівалентів М_значних чисел, присутніх в таблиці, і проводиться синтез відповідних пристроїв.

Однак потрібно відмітити, що розвиток інтегральної схемотехніки і поява ППЗП більшої місткості в деякій мірі компенсують вказаний обмежуючий чинник. Але сучасні ППЗП не дозволяють ефективно реалізувати арифметичні операції по модулю М при М > 2¹². Тому основним методом реалізації модульних операцій є метод додаткових зв'язків перенесень, який полягає у введенні додаткових перенесень між розрядами суматора з метою досягнення заданої величини модуля М, відмінної від величини модуля суматора без додаткових перенесень, рівної 2^п, де п - число розрядів суматора. При цьому найменше число додаткових перенесень для двійкового п-розрядного суматора (усього одне додаткове перенесення з старшого розряду в молодший) виходить при виборі значення М, рівному 2 ± 1.

В = b₁b₁...b_n по модулю М = 2^п ± 1. Якщо підсумовування проводиться по модулю М = 2^п - 1, то значення перенесення з старшого розряду підсумовується зі значенням молодшого розряду суми, якщо підсумовування проводиться по мо ду лю М = 2^п + 1, то значення перенесення з старшого розряду віднімається з молод шого розряду суми. Оскільки при підсумовуванні чисел по модулю М = 2^п + 1 доводиться відняти значення перенесення, реалізація операції суми по цьому модулю виявляється складнішою в порівнянні з реалізацією операції суми по модулю М = 2^п - 1. Фактично суматор п-розрядних чисел по модулю М = 2^п + 1 повинен складатися з повних однорозрядних суматорів - віднімачів, в той час як суматор п-розрядних чисел по модулю М = 2^п - 1 складається з більш простих елементарних ланок - повних однорозрядних суматорів. Тому арифметика по модулю М = 2^п - 1 більш переважна, ніж арифметика по модулю М = 2^п + 1. Однак вибір кільця вирахування по модулю М = 2^п + 1 зумовлений отримуваними ланками об'ємів ТЧП, визначених над таким кільцем і рівних ступеню 2. В цьому випадку при обчисленні ТЧП можна використати відомі швидкі алгоритми, засновані на прорідженні по частоті або за часом. Відомі також методи спрощення цієї арифметики. Апаратурна реалізація ТЧП, визначених над кільцем вирахування по модулю М = 2^п + 1, може спрощуватися за рахунок вибору первісного елемента, рівного 2 або ступені 2. При цьому операції множення замінюються операціями зсуву. Це стосується ТЧП, визначених над кільцем вирахування по модулю будь-якого виду. В загальному випадку при побудові процесора ЦОС, орієнтованого не тільки на реалізацію ТЧП, необхідно реалізувати операцію модульного множення.

Помножувач п-розрядних чисел по модулю М = 2^п + 1 може бути побудований на основі суматора, показаного на рис. 3.2. Однак в прямому виді використання модульного суматора неефективне через наявність циклічного перенесення, яке погіршує швидкодію схеми. Врахування циклічного перенесення краще здійснювати в подальшому такті обчислень. Перенесення, виникаюче при підсумовуванні двох слів часткових добутків А = а₁а₂...а_п і В = b₁b₁...b_n подається на молодший розряд суматора, що здійснює підсумовування подальшого слова часткових добутків С = с₁с₂...с_п і результату суми слів А та В.

Остаточна корекція суми, пов'язана з циклічним перенесенням, проводиться на додатковому (п + 1)-му кроці обчислень. Точно так само можна враховувати циклічне перенесення при послідовному обчисленні добутку.

Приклад 3.2. Наведемо укрупнену блок-схему матричного помножувача трирозрядних двійкових чисел по модулю М == 2³ - 1.

В матричному помножува чі операція множення реалізовується апаратурним, а не мікропрограмним шляхом. Вироблення двох трирозрядних чисел можна записати таким чином:

Кожне слово часткових добутків необхідно привести по модулю М = 2³ - 1. Для цього розряди з вагою, більшою 2², треба скласти з молодшими розрядами.

Остаточна корекція результату суми часткових творів здійснюється за допомогою суматора SM3. Тільки у цього суматора є циклічне перенесення. Повна блок-схема складається з формувача часткових добутків і матриці суматорів.

В порівнянні із звичайним помножувачем трирозрядних двійкових чисел модульний помножувач додатково містить суматор SM3. У процентному відношенні - це невелике збільшення витрат обладнання. До того ж при збільшенні розрядності вхідних слів відсоток збільшення витрат обладнання знижується.

Модульний помножувач п-розрядних чисел можна використовувати для звичайного множення n/2-розрядних чисел. Легко пересвідчитися, що при такому обмеженні результат модульного множення співпадає з результатом звичайного множення.

Висновки