---------------------------------------------------------------------------------------------------

--

-- Title : mine

-- Design : work

-- Author : Alexey Kuprienko

-- Company : Home

--

---------------------------------------------------------------------------------------------------

--

-- File : mine.vhd

-- Generated : Sun Dec 4 17:21:15 2005

-- From : interface description file

-- By : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description : курсовой проект по МИУС Куприенко Алексея

--

---------------------------------------------------------------------------------------------------

library IEEE;

use IEEE.STD_LOGIC_1164.all;

use IEEE.STD_LOGIC_ARITH.all;

use IEEE.STD_LOGIC_UNSIGNED.all;

entity mine is

Port

(

F1: in STD_LOGIC;-- контроль наличия напряжения на фидере 1

F2 : in STD_LOGIC;-- контроль наличия напряжения на фидере 2

CLK: in STD_LOGIC;

ClkL: in STD_LOGIC;

FStatus: out STD_LOGIC_VECTOR (1 downto 0);

SendInfo: in STD_LOGIC;

Pereezd: out STD_LOGIC;

P1_nT : in STD_LOGIC; -- P1 - Путевое реле 1

P1_A : in STD_LOGIC;

P1_B : in STD_LOGIC;

P1_T : in STD_LOGIC;

P2_nT : in STD_LOGIC; -- P2 - Путевое реле 2

P2_A : in STD_LOGIC;

P2_B : in STD_LOGIC;

P2_T : in STD_LOGIC;

P3_nT : in STD_LOGIC; -- P1 - Путевое реле 1

P3_A : in STD_LOGIC;

P3_B : in STD_LOGIC;

P3_T : in STD_LOGIC;

O1_nT : in STD_LOGIC; -- O1 - ОР1 переездного св.1

O1_A : in STD_LOGIC;

O1_B : in STD_LOGIC;

O1_T : in STD_LOGIC;

O2_nT : in STD_LOGIC; -- O2 - ОР2 переездного св.1

O2_A : in STD_LOGIC;

O2_B : in STD_LOGIC;

O2_T : in STD_LOGIC;

O3_nT : in STD_LOGIC; -- O3 - ОР1 переездного св.2

O3_A : in STD_LOGIC;

O3_B : in STD_LOGIC;

O3_T : in STD_LOGIC;

O4_nT : in STD_LOGIC; -- O4 - ОР2 переездного св.2

O4_A : in STD_LOGIC;

O4_B : in STD_LOGIC;

O4_T : in STD_LOGIC;

K1 : out STD_LOGIC;

K2 : out STD_LOGIC;

--K1,K2 -выходной вектор управления светофорами

Zvuk : out STD_LOGIC;

InfoOut : out STD_LOGIC;-- сигнал выдачи в линию информации о состоянии АПС

Synchr : in STD_LOGIC-- синхронизация передачи

);

end mine;

architecture mine of mine is

-- СПИСОК СИГНАЛОВ, ИСПОЛЬЗУЕМЫХ В ПРОГРАММЕ

signal Close : STD_LOGIC :='0';-- закрыть переезд

signal P1 : STD_LOGIC :='0';-- ПР1 замкнуто

signal P2 : STD_LOGIC :='0';-- ПР2 замкнуто

signal P3 : STD_LOGIC :='0';-- ПР3 замкнуто

-- БЛОК СИГНАЛОВ, СООТВЕТСТВУЮЩИХ ПОРТАМ ПЛИС

signal O1: STD_LOGIC;

signal O2: STD_LOGIC;

signal O3: STD_LOGIC;

signal O4: STD_LOGIC;

begin

process

begin

CLK<=not CLK after 0.1 ms;

end process;

process

begin

Synchr<=not Synchr after 10 ns;

end process;

process

begin

SendInfo<=not SendInfo after 3600 s;

end process;

-- СЪЁМ ИНФОРМАЦИИ С ПУТЕВОГО РЕЛЕ 1; ПРОИЗВОДИТСЯ ПОСТОЯННО

p1 : process

variable P1_T1,P1_T2,P1_T3,P1_T4 : STD_LOGIC;

variable P1_nT1,P1_nT2,P1_nT3,P1_nT4 : STD_LOGIC;

variable P1_A1,P1_A2,P1_A3,P1_A4 : STD_LOGIC;

variable P1_B1,P1_B2,P1_B3,P1_B4 : STD_LOGIC;

variable Blok : STD_LOGIC :='0';

begin

-- __ __

-- длительность импульсов и провалов: 5 ms _| |__| |_

if P1_T'event and P1_T='1' -- если пришёл фронт сигнала Т

then

wait for 1.5 ms;

P1_A1:=P1_A;

P1_B1:=P1_B;

P1_T1:=P1_T;

P1_nT1:=P1_nT;

wait for 1.5 ms;

P1_A2:=P1_A;

P1_B2:=P1_B;

P1_T2:=P1_T;

P1_nT2:=P1_nT;

wait for 3.5 ms;

P1_A3:=P1_A;

P1_B3:=P1_B;

P1_T3:=P1_T;

P1_nT3:=P1_nT;

wait for 1.5 ms;

P1_A4:=P1_A;

P1_B4:=P1_B;

P1_T4:=P1_T;

P1_nT4:=P1_nT;

if P1_A1=P1_T1 and P1_A2=P1_T2 and P1_T1=P1_T2 then

if P1_B1=P1_nT1 and P1_B2=P1_nT2 and P1_nT1=P1_nT2 then

if P1_A3=P1_T3 and P1_A4=P1_T4 and P1_T3=P1_T4 then

if P1_B3=P1_nT3 and P1_B4=P1_nT4 and P1_nT3=P1_nT4 then

if P1_A1/=P1_A3 and P1_A2/=P1_A4 then

Blok:='1';

P1<='1'; -- путевое реле 1 замкнуто

end if;

end if;

end if;

end if;

end if;

if P1_A1=P1_nT1 and P1_A2=P1_nT2 and P1_nT1=P1_nT2 then

if P1_B1=P1_T1 and P1_B2=P1_T2 and P1_T1=P1_T2 then

if P1_A3=P1_nT3 and P1_A4=P1_nT4 and P1_nT3=P1_nT4 then

if P1_B3=P1_T3 and P1_B4=P1_T4 and P1_T3=P1_T4 then

if P1_A1/=P1_A3 and P1_A2/=P1_A4 then

Blok:='1';

P1<='0'; -- путевое реле 1 разомкнуто

end if;

end if;

end if;

end if;

end if;

-- нарушение парафазности или импульсного сигнала на входах А и В

if Blok='0' then

P1<='0';

end if;

end if;

end process;

-- СЪЁМ ИНФОРМАЦИИ С ПУТЕВОГО РЕЛЕ 2; ПРОИЗВОДИТСЯ ПОСТОЯННО

p2 : process

variable P2_T1,P2_T2,P2_T3,P2_T4 : STD_LOGIC;

variable P2_nT1,P2_nT2,P2_nT3,P2_nT4 : STD_LOGIC;

variable P2_A1,P2_A2,P2_A3,P2_A4 : STD_LOGIC;

variable P2_B1,P2_B2,P2_B3,P2_B4 : STD_LOGIC;

variable Blok : STD_LOGIC :='0';

begin

-- __ __

-- длительность импульсов и провалов: 5 ms _| |__| |_

if P2_T'event and P2_T='1' -- если пришёл фронт сигнала Т

then

wait for 1.5 ms;

P2_A1:=P2_A;

P2_B1:=P2_B;

P2_T1:=P2_T;

P2_nT1:=P2_nT;

wait for 1.5 ms;

P2_A2:=P2_A;

P2_B2:=P2_B;

P2_T2:=P2_T;

P2_nT2:=P2_nT;

wait for 3.5 ms;

P2_A3:=P2_A;

P2_B3:=P2_B;

P2_T3:=P2_T;

P2_nT3:=P2_nT;

wait for 1.5 ms;

P2_A4:=P2_A;

P2_B4:=P2_B;

P2_T4:=P2_T;

P2_nT4:=P2_nT;

if P2_A1=P2_T1 and P2_A2=P2_T2 and P2_T1=P2_T2 then

if P2_B1=P2_nT1 and P2_B2=P2_nT2 and P2_nT1=P2_nT2 then

if P2_A3=P2_T3 and P2_A4=P2_T4 and P2_T3=P2_T4 then

if P2_B3=P2_nT3 and P2_B4=P2_nT4 and P2_nT3=P2_nT4 then

if P2_A1/=P2_A3 and P2_A2/=P2_A4 then

Blok:='1';

P2<='1'; -- путевое реле 2 замкнуто

end if;

end if;

end if;

end if;

end if;

if P2_A1=P2_nT1 and P2_A2=P2_nT2 and P2_nT1=P2_nT2 then

if P2_B1=P2_T1 and P2_B2=P2_T2 and P2_T1=P2_T2 then

if P2_A3=P2_nT3 and P2_A4=P2_nT4 and P2_nT3=P2_nT4 then

if P2_B3=P2_T3 and P2_B4=P2_T4 and P2_T3=P2_T4 then

if P2_A1/=P2_A3 and P2_A2/=P2_A4 then

Blok:='1';

P2<='0'; -- путевое реле 2 разомкнуто

end if;

end if;

end if;

end if;

end if;

-- нарушение парафазности или импульсного сигнала на входах А и В

if Blok='0' then

P2<='0';

end if;

end if;

end process;

-- СЪЁМ ИНФОРМАЦИИ С ПУТЕВОГО РЕЛЕ 3; ПРОИЗВОДИТСЯ ПОСТОЯННО

p3 : process

variable P3_T1,P3_T2,P3_T3,P3_T4 : STD_LOGIC;

variable P3_nT1,P3_nT2,P3_nT3,P3_nT4 : STD_LOGIC;

variable P3_A1,P3_A2,P3_A3,P3_A4 : STD_LOGIC;

variable P3_B1,P3_B2,P3_B3,P3_B4 : STD_LOGIC;

variable Blok : STD_LOGIC :='0';

begin

-- __ __

-- длительность импульсов и провалов: 5 ms _| |__| |_

if P3_T'event and P3_T='1' -- если пришёл фронт сигнала Т

then

wait for 1.5 ms;

P3_A1:=P3_A;

P3_B1:=P3_B;

P3_T1:=P3_T;

P3_nT1:=P3_nT;

wait for 1.5 ms;

P3_A2:=P3_A;

P3_B2:=P3_B;

P3_T2:=P3_T;

P3_nT2:=P3_nT;

wait for 3.5 ms;

P3_A3:=P3_A;

P3_B3:=P3_B;

P3_T3:=P3_T;

P3_nT3:=P3_nT;

wait for 1.5 ms;

P3_A4:=P3_A;

P3_B4:=P3_B;

P3_T4:=P3_T;

P3_nT4:=P3_nT;

if P3_A1=P3_T1 and P3_A2=P3_T2 and P3_T1=P3_T2 then

if P3_B1=P3_nT1 and P3_B2=P3_nT2 and P3_nT1=P3_nT2 then

if P3_A3=P3_T3 and P3_A4=P3_T4 and P3_T3=P3_T4 then

if P3_B3=P3_nT3 and P3_B4=P3_nT4 and P3_nT3=P3_nT4 then

if P3_A1/=P3_A3 and P3_A2/=P3_A4 then

Blok:='1';

P3<='1'; -- путевое реле 3 замкнуто

end if;

end if;

end if;

end if;

end if;

if P3_A1=P3_nT1 and P3_A2=P3_nT2 and P3_nT1=P3_nT2 then

if P3_B1=P3_T1 and P3_B2=P3_T2 and P3_T1=P3_T2 then

if P3_A3=P3_nT3 and P3_A4=P3_nT4 and P3_nT3=P3_nT4 then

if P3_B3=P3_T3 and P3_B4=P3_T4 and P3_T3=P3_T4 then

if P3_A1/=P3_A3 and P3_A2/=P3_A4 then

Blok:='1';

P3<='0'; -- путевое реле 3 разомкнуто

end if;

end if;

end if;

end if;

end if;

-- нарушение парафазности или импульсного сигнала на входах А и В

if Blok='0' then

P3<='0';

end if;

end if;

end process;

-- СЪЁМ ИНФОРМАЦИИ С ОГНЕВОГО РЕЛЕ 1 ПЕРЕЕЗДНОГО СВЕТОФОРА 1;

o1 : process

variable O1_T1,O1_T2,O1_T3,O1_T4 : STD_LOGIC;

variable O1_nT1,O1_nT2,O1_nT3,O1_nT4 : STD_LOGIC;

variable O1_A1,O1_A2,O1_A3,O1_A4 : STD_LOGIC;

variable O1_B1,O1_B2,O1_B3,O1_B4 : STD_LOGIC;

variable Blok : STD_LOGIC :='0';

begin

-- __ __

-- длительность импульсов и провалов: 5 ms _| |__| |_

if P1='1' -- если переезд закрыт

then if ClkL='0'then

if O1_T'event and O1_T='1' -- если пришёл фронт сигнала Т

then

wait for 1.5 ms;

O1_A1:=O1_A;

O1_B1:=O1_B;

O1_T1:=O1_T;

O1_nT1:=O1_nT;

wait for 1.5 ms;

O1_A2:=O1_A;

O1_B2:=O1_B;

O1_T2:=O1_T;

O1_nT2:=O1_nT;

wait for 3.5 ms;

O1_A3:=O1_A;

O1_B3:=O1_B;

O1_T3:=O1_T;

O1_nT3:=O1_nT;

wait for 1.5 ms;

O1_A4:=O1_A;

O1_B4:=O1_B;

O1_T4:=O1_T;

O1_nT4:=O1_nT;

if O1_A1=O1_T1 and O1_A2=O1_T2 and O1_T1=O1_T2 then

if O1_B1=O1_nT1 and O1_B2=O1_nT2 and O1_nT1=O1_nT2 then

if O1_A3=O1_T3 and O1_A4=O1_T4 and O1_T3=O1_T4 then

if O1_B3=O1_nT3 and O1_B4=O1_nT4 and O1_nT3=O1_nT4 then

if O1_A1/=O1_A3 and O1_A2/=O1_A4 then

--Close1<='1'; -- путевое реле 1 разомкнуто; закрыт переезд

Blok:='1';

O1<='1'; -- лампа ОР1ПС1 исправна

end if;

end if;

end if;

end if;

end if;

if O1_A1=O1_nT1 and O1_A2=O1_nT2 and O1_nT1=O1_nT2 then

if O1_B1=O1_T1 and O1_B2=O1_T2 and O1_T1=O1_T2 then

if O1_A3=O1_nT3 and O1_A4=O1_nT4 and O1_nT3=O1_nT4 then

if O1_B3=O1_T3 and O1_B4=O1_T4 and O1_T3=O1_T4 then

if O1_A1/=O1_A3 and O1_A2/=O1_A4 then

--Close1<='0'; -- путевое реле 1 разомукнуто; переезд открыт

Blok:='1';

O1<='0';-- лампа ОР1ПС1 неисправна

end if;

end if;

end if;

end if;

end if;

-- нарушение парафазности или импульсного сигнала на входах А и В

if Blok='0'

then O1<:=0; -- лампа ОР1ПС1 неисправна

end if;

end if;

end if;

end process;

-- СЪЁМ ИНФОРМАЦИИ С ОГНЕВОГО РЕЛЕ 2 ПЕРЕЕЗДНОГО СВЕТОФОРА 1;

o2 : process

variable O2_T1,O2_T2,O2_T3,O2_T4 : STD_LOGIC;

variable O2_nT1,O2_nT2,O2_nT3,O2_nT4 : STD_LOGIC;

variable O2_A1,O2_A2,O2_A3,O2_A4 : STD_LOGIC;

variable O2_B1,O2_B2,O2_B3,O2_B4 : STD_LOGIC;

variable Blok : STD_LOGIC :='0';

begin

-- __ __

-- длительность импульсов и провалов: 5 ms _| |__| |_

if P1='1' -- если переезд закрыт

then if ClkL='1'then

if O2_T'event and O2_T='1' -- если пришёл фронт сигнала Т

then

wait for 1.5 ms;

O2_A1:=O2_A;

O2_B1:=O2_B;

O2_T1:=O2_T;

O2_nT1:=O2_nT;

wait for 1.5 ms;

O2_A2:=O2_A;

O2_B2:=O2_B;

O2_T2:=O2_T;

O2_nT2:=O2_nT;

wait for 3.5 ms;

O2_A3:=O2_A;

O2_B3:=O2_B;

O2_T3:=O2_T;

O2_nT3:=O2_nT;

wait for 1.5 ms;

O2_A4:=O2_A;

O2_B4:=O2_B;

O2_T4:=O2_T;

O2_nT4:=O2_nT;

if O2_A1=O2_T1 and O2_A2=O2_T2 and O2_T1=O2_T2 then

if O2_B1=O2_nT1 and O2_B2=O2_nT2 and O2_nT1=O2_nT2 then

if O2_A3=O2_T3 and O2_A4=O2_T4 and O2_T3=O2_T4 then

if O2_B3=O2_nT3 and O2_B4=O2_nT4 and O2_nT3=O2_nT4 then

if O2_A1/=O2_A3 and O2_A2/=O2_A4 then

Blok:='1';

O2<='1'; -- лампа ОР1ПС2 исправна

end if;

end if;

end if;

end if;

end if;

if O2_A1=O2_nT1 and O2_A2=O2_nT2 and O2_nT1=O2_nT2 then

if O2_B1=O2_T1 and O2_B2=O2_T2 and O2_T1=O2_T2 then

if O2_A3=O2_nT3 and O2_A4=O2_nT4 and O2_nT3=O2_nT4 then

if O2_B3=O2_T3 and O2_B4=O2_T4 and O2_T3=O2_T4 then

if O2_A1/=O2_A3 and O2_A2/=O2_A4 then

Blok:='1';

O2<='0';-- лампа ОР1ПС2 неисправна

end if;

end if;

end if;

end if;

end if;

-- нарушение парафазности или импульсного сигнала на входах А и В

if Blok='0'

then O2<=0; -- лампа ОР1ПС2 неисправна

end if;

end if;

end if;

end process;

- СЪЁМ ИНФОРМАЦИИ С ОГНЕВОГО РЕЛЕ 1 ПЕРЕЕЗДНОГО СВЕТОФОРА 2;

o3 : process

variable O3_T1,O3_T2,O3_T3,O3_T4 : STD_LOGIC;

variable O3_nT1,O3_nT2,O3_nT3,O3_nT4 : STD_LOGIC;

variable O3_A1,O3_A2,O3_A3,O3_A4 : STD_LOGIC;

variable O3_B1,O3_B2,O3_B3,O3_B4 : STD_LOGIC;

variable Blok : STD_LOGIC :='0';

begin

-- __ __

-- длительность импульсов и провалов: 5 ms _| |__| |_

if P1='1' -- если переезд закрыт

then if ClkL='0'then

if O3_T'event and O3_T='1' -- если пришёл фронт сигнала Т

then

wait for 1.5 ms;

O3_A1:=O3_A;

O3_B1:=O3_B;

O3_T1:=O3_T;

O3_nT1:=O3_nT;

wait for 1.5 ms;

O3_A2:=O3_A;

O3_B2:=O3_B;

O3_T2:=O3_T;

O3_nT2:=O3_nT;

wait for 3.5 ms;

O3_A3:=O3_A;

O3_B3:=O3_B;

O3_T3:=O3_T;

O3_nT3:=O3_nT;

wait for 1.5 ms;

O3_A4:=O3_A;

O3_B4:=O3_B;

O3_T4:=O3_T;

O3_nT4:=O3_nT;

if O3_A1=O3_T1 and O3_A2=O3_T2 and O3_T1=O3_T2 then

if O3_B1=O3_nT1 and O3_B2=O3_nT2 and O3_nT1=O3_nT2 then

if O3_A3=O3_T3 and O3_A4=O3_T4 and O3_T3=O3_T4 then

if O3_B3=O3_nT3 and O3_B4=O3_nT4 and O3_nT3=O3_nT4 then

if O3_A1/=O3_A3 and O3_A2/=O3_A4 then

Blok:='1';

O3<='1'; -- лампа ОР2ПС1 исправна

end if;

end if;

end if;

end if;

end if;

if O3_A1=O3_nT1 and O3_A2=O3_nT2 and O3_nT1=O3_nT2 then

if O3_B1=O3_T1 and O3_B2=O3_T2 and O3_T1=O3_T2 then

if O3_A3=O3_nT3 and O3_A4=O3_nT4 and O3_nT3=O3_nT4 then

if O3_B3=O3_T3 and O3_B4=O3_T4 and O3_T3=O3_T4 then

if O3_A1/=O3_A3 and O3_A2/=O3_A4 then

Blok:='1';

O3<='0';-- лампа ОР2ПС1 неисправна

end if;

end if;

end if;

end if;

end if;

-- нарушение парафазности или импульсного сигнала на входах А и В

if Blok='0'

then O3:=0; -- лампа ОР1ПС2 неисправна

end if;

end if;

end if;

end process;

-- СЪЁМ ИНФОРМАЦИИ С ОГНЕВОГО РЕЛЕ 2 ПЕРЕЕЗДНОГО СВЕТОФОРА 2;

o4 : process

variable O4_T1,O4_T2,O4_T3,O4_T4 : STD_LOGIC;

variable O4_nT1,O4_nT2,O4_nT3,O4_nT4 : STD_LOGIC;

variable O4_A1,O4_A2,O4_A3,O4_A4 : STD_LOGIC;

variable O4_B1,O4_B2,O4_B3,O4_B4 : STD_LOGIC;

variable Blok : STD_LOGIC :='0';

begin

-- __ __

-- длительность импульсов и провалов: 5 ms _| |__| |_

if P1='1' -- если переезд закрыт

then if ClkL='1'then

if O4_T'event and O4_T='1' -- если пришёл фронт сигнала Т

then

wait for 1.5 ms;

O4_A1:=O4_A;

O4_B1:=O4_B;

O4_T1:=O4_T;

O4_nT1:=O4_nT;

wait for 1.5 ms;

O4_A2:=O4_A;

O4_B2:=O4_B;

O4_T2:=O4_T;

O4_nT2:=O4_nT;

wait for 3.5 ms;

O4_A3:=O4_A;

O4_B3:=O4_B;

O4_T3:=O4_T;

O4_nT3:=O4_nT;

wait for 1.5 ms;

O4_A4:=O4_A;

O4_B4:=O4_B;

O4_T4:=O4_T;

O4_nT4:=O4_nT;

if O4_A1=O4_T1 and O4_A2=O4_T2 and O4_T1=O4_T2 then

if O4_B1=O4_nT1 and O4_B2=O4_nT2 and O4_nT1=O4_nT2 then

if O4_A3=O4_T3 and O4_A4=O4_T4 and O4_T3=O4_T4 then

if O4_B3=O4_nT3 and O4_B4=O4_nT4 and O4_nT3=O4_nT4 then

if O4_A1/=O4_A3 and O4_A2/=O4_A4 then

Blok:='1';

O4<='1'; -- лампа ОР2ПС2 исправна

end if;

end if;

end if;

end if;

end if;

if O4_A1=O4_nT1 and O4_A2=O4_nT2 and O4_nT1=O4_nT2 then

if O4_B1=O4_T1 and O4_B2=O4_T2 and O4_T1=O4_T2 then

if O4_A3=O4_nT3 and O4_A4=O4_nT4 and O4_nT3=O4_nT4 then

if O4_B3=O4_T3 and O4_B4=O4_T4 and O4_T3=O4_T4 then

if O4_A1/=O4_A3 and O4_A2/=O4_A4 then

Blok:='1';

O4<='0';-- лампа ОР2ПС2 неисправна

end if;

end if;

end if;

end if;

end if;

-- нарушение парафазности или импульсного сигнала на входах А и В

if Blok='0'

then O4<=0; -- лампа ОР2ПС2 неисправна

end if;

end if;

end if;

end process;

-- КОНТРОЛЬ ПИТАНИЯ ФИДЕРОВ

fiders : process (F1, F2)

begin

if F1='1' and F2='1'

then FStatus<="11";

end if;

if F1='0' and F2='1'

then FStatus<="01";

end if;

if F1='1' and F2='0'

then FStatus<="10";

end if;

if F1='0' and F2='0'

then FSatus<="00";

end if;

end process;

-- ОПРЕДЕЛЕНИЕ СОСТОЯНИЯ ПЕРЕЕЗДА

ПР : process (P1,P2,P3)

variable Var : integer range 0 to 3 := 0;

begin

if (var=0 and P1='1' and P2='0' and P3='0') or

(var=0 and Close1='0' and P2='0' and P3='1')

then Close<='1';

var:=1;

end if;

if (var=1 and P1='1' and P2='1' and P3='0')or

(var=1 and P1='0' and P2='1' and P3='1')

then var:=2;

end if;

if (var=2 and P2='0')

then var:=3;

end if;

if (var=3 and P1='0' and P2='0' and P3='0')

then var:=0; Close<='0';

end if;

end process;

-- МИГАНИЕ ЛАМП ПЕРЕЕЗДНЫХ СВЕТОФОРОВ

delayL : process (Close)

constant TIMER : TIME := 1000 ms;

begin

if Close='1'

then ClkL<= not ClkL after TIMER;

end if;

end process;

-- ЗАКРЫТИЕ ПЕРЕЕЗДА

closeP : process (Close)

begin

if Close='1'

then if CLKl='1'

then K1<=CLK; -- попеременное мигание

K2<=CLK -- ламп переездных

Zvuk<='1'; -- звуковая сигнализация

Pereezd<='1';

else if K1<='0';

K2<='0';

Zvuk<='1'

Pereezd<='1';

end if;

else if K1<='0';

K2<='0';

Zvuk<='0';

Pereezd<='0';

end if;

end process;

TS: process()

if

-- ПЕРЕДАЧА В ЛИНИЮ ИНФОРМАЦИИ О СОСТОЯНИИ АПС

send : process (SendInfo)

variable start_read : boolean := false;

variable last_bit : boolean := false;

variable num_bit : integer := 0;

variable adress: STD_LOGIC_VECTOR (0 to 4) := "0111";

variable data : STD_LOGIC_VECTOR (0 to 6);

begin

if SendInfo = '1' then

if falling_edge(Synchr) then

if SendInfo = '0' and num_bit = 0

then InfoOut <= '0';

end if;

if start_read = true then

if num_bit = 11

then InfoOut <= '1';

num_bit := 0;

last_bit := true;

end if;

if num_bit = 13

then

InfoOut <= (adress(3) xor adress(2) xor adress(1) xor adress(0)

xor data(0) xor data(1) xor data(2) xor data(3)xor data(4));

num_bit := 14;

end if;

if num_bit = 12

then InfoOut <= data(6);

num_bit := 13;

end if;

if num_bit =11

then InfoOut <= data(5);

num_bit := 12;

end if;

if num_bit = 10

then InfoOut <= data(4);

num_bit := 11;

end if;

if num_bit = 9

then InfoOut <= data(3);

num_bit := 10;

end if;

if num_bit = 8

then InfoOut <= data(2);

num_bit := 9;

end if;

if num_bit = 7

then InfoOut <= data(1);

num_bit := 8;

end if;

if num_bit = 6

then InfoOut <= data(0);

num_bit := 7;

end if;

if num_bit = 5

then InfoOut <= adress(0);

num_bit := 6;

end if;

if num_bit = 4

then InfoOut <= adress(1);

num_bit := 5;

end if;

if num_bit = 3

then InfoOut <= adress(2);

num_bit := 4;

end if;

if num_bit = 2

then InfoOut <= adress(3);

num_bit := 3;

end if;

if num_bit = 1

then InfoOut <= '1';

num_bit := 2;

end if;

end if;

if SendInfo = '1' and num_bit = 0

then if last_bit = true

then last_bit := false;

else

start_read := true;

num_bit := 1;

data(0) := O1;

data(1) := O2 ;

data(2) := O3;

data(3) := O4;

data(4) := Pereezd;

data(6 downto 5) := FStatus;

end if;

end if;

end if;

end if;

end process;

end mine;

Приложение Б - Листинг программы ПЛИС БМЭ

--

-- Title : mine

-- Design : work

-- Author : Alexey Kuprienko

-- Company : Home

--

---------------------------------------------------------------------------------------------------

--

-- File : ИЬУ.vhd

-- Generated : Sun Dec 4 17:21:15 2005

-- From : interface description file

-- By : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description : курсовой проект по МИУС Куприенко Алексея--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

-- Design unit header --

library IEEE;

use IEEE.std_logic_1164.all;

entity BME is

port(

K1R1 : in STD_LOGIC;

K1R2 : in STD_LOGIC;

K2R1 : in STD_LOGIC;

K2R2 : in STD_LOGIC;

K3R1 : in STD_LOGIC;

K3R2 : in STD_LOGIC;

SSVR11 : out STD_LOGIC;

SSVR12 : out STD_LOGIC;

SSVR21 : out STD_LOGIC;

SSVR22 : out STD_LOGIC;

SSVR31 : out STD_LOGIC;

SSVR32 : out STD_LOGIC

);

end BME;

architecture BME of BME is

---- Component declarations -----

component FE

port (

In1 : in STD_LOGIC;

In2 : in STD_LOGIC;

Out1 : out STD_LOGIC;

Out2 : out STD_LOGIC

);

end component;

component spt

port (

In1 : in STD_LOGIC;

In2 : in STD_LOGIC;

In3 : in STD_LOGIC;

In4 : in STD_LOGIC;

Out1 : out STD_LOGIC;

Out2 : out STD_LOGIC

);

end component;

---- Signal declarations used on the diagram ----

signal NET122 : STD_LOGIC;

signal NET126 : STD_LOGIC;

signal NET130 : STD_LOGIC;

signal NET134 : STD_LOGIC;

signal NET138 : STD_LOGIC;

signal NET142 : STD_LOGIC;

signal NET295 : STD_LOGIC;

signal NET299 : STD_LOGIC;

signal NET303 : STD_LOGIC;

signal NET307 : STD_LOGIC;

signal NET317 : STD_LOGIC;

signal NET321 : STD_LOGIC;

begin

---- Component instantiations ----

U1 : spt

port map(

In1 => K2R1,

In2 => K2R2,

In3 => NET138,

In4 => NET142,

Out1 => NET303,

Out2 => NET307

);

U10 : FE

port map(

In1 => NET303,

In2 => NET307,

Out1 => SSVR21,

Out2 => SSVR22

);

U11 : FE

port map(

In1 => NET295,

In2 => NET299,

Out1 => SSVR11,

Out2 => SSVR12

);

U12 : FE

port map(

In1 => NET317,

In2 => NET321,

Out1 => SSVR31,

Out2 => SSVR32

);

U2 : spt

port map(

In1 => K1R1,

In2 => K1R2,

In3 => NET122,

In4 => NET126,

Out1 => NET295,

Out2 => NET299

);

U3 : spt

port map(

In1 => K3R1,

In2 => K3R2,

In3 => NET130,

In4 => NET134,

Out1 => NET317,

Out2 => NET321

);

NET142 <= not(K3R2);

NET138 <= not(K3R1);

NET126 <= not(K2R2);

NET122 <= not(K2R1);

NET134 <= not(K1R2);

NET130 <= not(K1R1);

end BME;

---------------------------------------------------------------------------------------------------

--

-- Title : Фиксирующий элемент

-- Design : First

-- Author : 123

-- Company : 456

--

---------------------------------------------------------------------------------------------------

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

-- Design unit header --

library IEEE;

use IEEE.std_logic_1164.all;

-- other libraries declarations

-- synopsys translate_off

library VIRTEX;

library IEEE;

use IEEE.vital_timing.all;

-- synopsys translate_on

entity FE is

port(

In1 : in STD_LOGIC;

In2 : in STD_LOGIC;

Out1 : out STD_LOGIC;

Out2 : out STD_LOGIC

);

end FE;

architecture FE of FE is

---- Component declarations -----

component pt

port (

Reset : in STD_LOGIC;

Set : in STD_LOGIC;

T0 : in STD_LOGIC;

T1 : in STD_LOGIC;

Q0 : out STD_LOGIC;

nQ0 : out STD_LOGIC

);

end component;

component ptgen

port (

Y : out STD_LOGIC;

nY : out STD_LOGIC

);

end component;

component sbros

port (

Y : out STD_LOGIC

);

end component;

component spt

port (

In1 : in STD_LOGIC;

In2 : in STD_LOGIC;

In3 : in STD_LOGIC;

In4 : in STD_LOGIC;

Out1 : out STD_LOGIC;

Out2 : out STD_LOGIC

);

end component;

component Vosstan

port (

Y : out STD_LOGIC

);

end component;

component VCC

-- synopsys translate_off

generic(

InstancePath : STRING := "*";

MsgOn : BOOLEAN := False;

TimingChecksOn : BOOLEAN := false;

Xon : BOOLEAN := TRUE

);

-- synopsys translate_on

port (

P : out std_ulogic := '1'

);

end component;

---- Signal declarations used on the diagram ----

signal NET101 : STD_LOGIC;

signal NET260 : STD_LOGIC;

signal NET264 : STD_LOGIC;

signal NET276 : STD_LOGIC;

signal NET308 : STD_LOGIC;

signal NET387 : STD_LOGIC;

signal NET394 : STD_LOGIC;

signal NET398 : STD_LOGIC;

signal NET404 : STD_LOGIC;

signal NET414 : STD_LOGIC;

signal NET418 : STD_LOGIC;

signal NET422 : STD_LOGIC;

signal NET453 : STD_LOGIC;

signal NET458 : STD_LOGIC;

signal NET572 : STD_LOGIC;

signal NET576 : STD_LOGIC;

signal NET639 : STD_LOGIC;

signal NET707 : STD_LOGIC;

signal NET716 : STD_LOGIC;

signal NET97 : STD_LOGIC;

---- Configuration specifications for declared components

-- synopsys translate_off

for U6 : VCC use entity VIRTEX.VCC;

-- synopsys translate_on

-- synopsys translate_off

for U7 : VCC use entity VIRTEX.VCC;

-- synopsys translate_on

begin

---- Component instantiations ----

U1 : spt

port map(

In1 => In1,

In2 => NET97,

In3 => NET101,

In4 => In2,

Out1 => NET260,

Out2 => NET264

);

NET422 <= not(NET639);

NET418 <= not(NET422);

NET414 <= not(NET418);

NET453 <= NET639 and NET414;

NET458 <= not(NET453);

NET576 <= NET572 and NET458;

Out1 <= NET716;

Out2 <= NET707;

U18 : sbros

port map(

Y => NET572

);

U2 : ptgen

port map(

Y => NET97,

nY => NET101

);

U3 : Vosstan

port map(

Y => NET387

);

U4 : pt

port map(

Q0 => NET394,

Reset => NET308,

Set => NET387,

T0 => NET707,

T1 => NET716,

nQ0 => NET398

);

U5 : pt

port map(

Q0 => NET716,

Reset => NET576,

Set => NET276,

T0 => NET264,

T1 => NET260,

nQ0 => NET707

);

U6 : VCC

port map(

P =>...