Verilog-HDL для моделирования и синтеза цифровых электронных схем

Применение языка Verilog и методология проектирования цифровых устройств. Согласование типов портов и их направлений при включении модулей. Введение временных задержек в непрерывные операторы присваивания. Общая характеристика циклических операторов.

Рубрика Программирование, компьютеры и кибернетика
Вид учебное пособие
Язык русский
Дата добавления 15.04.2014
Размер файла 7,7 M

Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже

Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.


Подобные документы


HTML-версии работы пока нет.
Cкачать архив работы можно перейдя по ссылке или кнопке, которые находятся ниже.

Работа, которую точно примут
Сколько стоит?

Работы в архивах красиво оформлены согласно требованиям ВУЗов и содержат рисунки, диаграммы, формулы и т.д.
PPT, PPTX и PDF-файлы представлены только в архивах.
Рекомендуем скачать работу.