Размещено на http://www.allbest.ru/

Федеральное агентство по образованию и науке Российской Федерации

Южно-Уральский государственный университет

Кафедра «Электронные вычислительные машины»

ПОЯСНИТЕЛЬНАЯ ЗАПИСКА

к курсовой работе по дисциплине: «Схемотехника»

ЮУрГУ-00ПЗ

Тема «Декодер манчестерского кода»

Руководитель

Винников Б.В.

Выполнил

Поляков В.П.

Челябинск, 2008

Задание

Разработать автономный блок-декодер манчестерского кода. Настройка на прием - синхропоследовательностью, состоящей из 24 синхросимволов. Затем идет заголовок (000111) и далее информационная посылка произвольной длины в байтах. Признаком окончания посылки является комбинация (00001111).Декодированная информация побайтно пакуется в модуле памяти и по его заполнении (256 байт) через параллельный порт сбрасывается вовне. Элементная база - ТТЛ-совместимые микросхемы.

1. Анализ задания и постановка задачи

Манчестерский код предназначен для линий связи. Двоичные данные передаются путем смены уровня напряжения в середине такта. Переход с низкого уровня на высокий кодирует «единицу», с высокого на низкий - «ноль». Переходы уровня между тактами являются служебными и не несут информацию. Отрицательным свойством манчестерского кода является удвоение частоты сигнала после кодирования.

Рис.1. Декодирование манчестерского кода

Определимся с алгоритмом работы. Вначале ожидается синхропоследовательность (01010101..). Как только она обнаружена, начинается проверка входящих данных на совпадение с заголовком (000111). После обнаружения заголовка все последующие биты считаются информационными. При приеме каждого 8 бита очередной байт записывается в память. Но если байт равен 00001111, он отбрасывается, и прием на этом прекращается, после чего опять ожидается синхропоследовательность.

В то же время должен осуществляться контроль количества принятых байт - как только память заполняется, начинается отправка содержимого памяти вовне. Совместить прием и отправку довольно сложно - ведь идет обращение к одной и той же памяти, поэтому целесообразно использовать два независимых модуля памяти. Входящая информация пишется в один модуль, а исходящая считывается из другого модуля. Когда первый модуль заполняется, они меняются местами и цикл повторяется.

Будем считать, что длительность бита манчестерского кода равна 100 мкс (скорость 10 Кбит/с).

В соответствии с алгоритмом необходимы следующие блоки.

- Декодер манчестерского кода, на выходе которого можно увидеть служебные комбинации или байты информационной посылки.

- Схема определения синхропоследовательности, начальной и конечной комбинаций.

- Счетчики памяти при записи и при отправке.

- Счетчик бит со схемой определения границ байтов.

- 2 модуля памяти по 256 байт каждый.

- Мультиплексор модулей памяти.

- Блок управления.

2. Выбор элементной базы и основных элементов

За основу возьмем серию 1533, а также, при необходимости, серии 555, 155. Микросхемы памяти будем брать из специализированных серий, например 581, 537, 132.

Декодер манчестерского кода представляет собой сдвиговый регистр, на информационный и тактовый входы которого поступает преобразованный входной сигнал. декодер код электрический схема

В манчестерском коде лог. 0 есть переход сигнала из 0 в 1, а лог. 1 - переход из 1 в 0. Переход осуществляется в середине битового интервала, причем этот переход есть всегда. По границам битов тоже возможны переходы, их наличие или отсутствие определяется данными. Последовательность 010101... характеризуется тем, что переходов по границам битов нет, соответственно можно очень легко определить середины битов. Алгоритм декодирования заключается в следующем. По переходу в середине бита (информационному) начинается отсчет времени. В промежутке от 1/2*T до T (где T - длительность одного бита) на линии будет присутствовать правильное значение бита, 0 для лог. 0 и 1 для лог. 1. Во время 1/2*T может быть переход на границе битов, а во время T будет очередной информационный переход. Если взять время отсчета 3/4*T, лишний переход, если он есть, будет гарантировано пропущен, а очередной информационный переход будет заведомо отслежен. Таким образом, функция преобразователя заключается в том, чтобы отсчитывать от каждого информационного перехода 3/4*T и давать импульс записи в сдвиговой регистр.

Поставим одновибратор, например, КР1533АГ4. Запуск одновибратора будет выполняться от элемента исключающее ИЛИ. Один вход этого элемента подключен к входной линии напрямую, а второй - через линию задержки. Величина этой задержка не критична, главное, чтобы она была меньше длительности импульса одновибратора, т.е. 3/4*T, но достаточной для устойчивого запуска одновибратора. Поэтому можно просто поставить повторитель и RC-цепочку. Надо отслеживать 24 символа синхропоследовательности, поэтому имеет смысл взять один 24-разрядный сдвиговый регистр. Под этот критерий подходит КР1533ИР31.

Схема определения синхропоследовательности, начальной и конечной комбинаций собирается на логических элементах (определение) и триггерах (фиксация). Возьмем комбинированные D/RS-триггеры КР1533ТМ2.

Счетчики памяти при приеме и передаче одинаковы, каждый из них должен быть 8-разрядным и иметь функцию сброса (для начальной установки). Возьмем К555ИЕ19. Каждая микросхема содержит два 4-разрядных счетчика, которые при последовательном включении дадут один 8-разрядный счетчик.

Счетчик бит со схемой определения границ байта представляет триггер, который должен устанавливаться на каждый 8-ой импульс с декодера манчестерского кода. Для счета импульсов нужен счетчик, имеющий асинхронный вход сброса. Возьмем триггер КР1533ТМ2 и счетчик КР1533ИЕ10.

Модули памяти, каждый емкостью 256*8, должны быть независимыми друг от друга, причем память должна быть обязательно статической. Все выпускающиеся микросхемы емкостью 256 ячеек имеют разрядность не более 4 бит, т.е. их надо будет по 2 штуки на каждый модуль. 8-битные микросхемы выпускаются емкостью от 2048 ячеек. Таким образом, в первом случае получаем проигрыш по аппаратным затратам, а во втором случае - изрядную избыточность. По соображениям минимизации затрат оборудования возьмем микросхемы К581РУ5 (емкостью 2048*8).

Мультиплексор модулей памяти должен коммутировать линии данных одного модуля памяти на выходы сдвигового регистра, а линии данных второго подключать к выходной параллельной шине. По управляющему сигналу модули памяти меняются местами. Поставим два буферных элемента с тремя состояниями на выходе для подключения памяти к регистру и микросхемы-мультиплексоры для вывода данных из памяти на параллельную шину. Буферы используем КР1533АП5, а собственно мультиплексор соберем из двух микросхем КР1533КП11.

В устройстве фактически выполняются два самостоятельных алгоритма, приема и передачи. Общая у них только часть начальной инициализации и точка синхронизации (т.е. начало передачи блока совпадает с окончанием его приема). Поэтому блок управления можно сделать двумя разными способами. Либо сделать единый блок с единым алгоритмом, но тогда потребуется большое количество управляющих флагов, чтобы обрабатывать две независимых ветки алгоритма одновременно. Плюс алгоритм получится весьма сложным. Либо сделать блок из двух независимых узлов, один из которых будет ведущий, а второй - ведомый. Каждый из них работает сам по себе, но ведущий управляет флагом, по которому начинается работа ведомого. Сложность в этом случае будет в механизме управления теми узлами, которые должны управляться обеими ветками алгоритма.

Учитывая, что всю коммутацию может выполнять ведущий узел, разделяемыми остаются только счетчики памяти. Переключение выполняется по спаду, поэтому достаточно объединить управляющие сигналы элементом логическое И. Только надо гарантировать, что в каждый момент времени управление будет осуществляться один источником. Последнее легко реализуется на уровне алгоритмов.

Таким образом, блок управления состоит из двух независимых стандартных управляющих автоматов на жесткой или программируемой логике. Разработка стандартного автомата была подробно рассмотрена в соответствующем курсе.

3. Разработка схемы

Основная часть устройства связана с блоком управления (БУ) по следующим линиям (скобках указан лог. уровень):

PA (на БУ) - признак обнаружения синхрополедовательности (1),

PB (на БУ) - признак обнаружения заголовка (1),

PC (на БУ) - признак обнаружения конца блока данных (1),

RP (от БУ) - сброс признаков PA, PB и PC (0)

TB (на БУ) - признак обнаружения границы байта (1),

RTB (от БУ) - сброс признака TB (0),

RCTB (от БУ) - сброс счетчика бит (0),

CT1,CT2 (от БУ) - счетчики блоков памяти 1 и 2 (спад),

RCT1,RCT2 (от БУ) - сброс счетчиков блоков памяти (1),

WR1,WR2 (от БУ) - запись в блоки памяти 1 и 2 (0),

RD1,RD2 (от БУ) - чтение из блоков памяти 1 и 2 (0),

BF1,BF2 (от БУ) - открытие буферов записи в блоки памяти 1 и 2 (0),

MX (от БУ) - управление мультиплексором переключения блоков памяти на выходную шину (0-блок 1, 1-блок 2),

STB (от БУ) - строб вывода данных на выходную шину (0),

STOK (на БУ) - подтверждение приема очередного байта (0),

NM (на БУ) - номер текущего блока памяти для записи (0-блок 1, 1-блок 2),

TNM (от БУ) - переключение номера текущего блока (фронт),

RNM (от БУ) - установка в 0 номера текущего блока (0),

OCT1,OCT2 (на БУ) - признак заполнение/опустошение блоков памяти 1 и 2 (1),

ROCT1,ROCT2 (от БУ) - сброс признаков OCT1, OCT2 (0),

WRK (на БУ) - признак разрешения передачи данных (1),

RSRK (от БУ) - сброс признака WRK (0),

SWRK (от БУ) - установка признака WRK (фронт).

Узел DD4.3, DD4.4, R5, C2 обеспечивает задержку для формирования запускающего импульса на элементе DD14.1. Величина запускающего импульса может лежать в достаточно широких пределах. Снизу его продолжительность ограничивается быстродействие одновибратора DD15.1, а сверху - продолжительностью импульса, генерируемого одновибратором, т.е. 3/4 от 100 мкс = 75 мкс. Пусть запускающий импульс (равный величине задержки) будет длительностью 1 мкс. Пользуясь эмпирической формулой для RC-цепочки (заряд конденсатора до 2/3 от максимума) t=R*C, получаем при R=1 кОм C=1 мкс/1 кОм=1000 пФ.

Длительность импульса, генерируемого одновибратором, равна 75 мкс. По справочной формуле t=0.45*R*C при R=10 кОм получаем C=75 мкс/0.45/10 кОм=0.0167 мкФ. Так как резистор подобрать проще, чем конденсатор, возьмем C=0.01 мкФ, тогда R=75/0.45/0.01=16.6 кОм, ближайшее номинальное значение 16 кОм.

Регистр DD12 содержит последовательность принимаемых битов. Инверторы DD16-DD18 совместно с элементами И-НЕ формируют сигналы распознавания последовательностей. DD20-DD22 - синхропоследовательности, DD23 - заголовка и DD24 - концовки. Для фиксации служат триггеры DD14-DD15. Как только на выходе соответствующей схемы распознавания появляется лог. 1, по перепаду в триггер записывается лог. 1 и остается там до сброса соответствующим сигналом.

Для определения границ байтов служит узел на счетчике DD13 и триггере DD19.1. Счетчик на каждом 8-ом входном импульсе формирует фронт, по которому триггер устанавливается в 1. Сброс триггера и счетчика выполняется принудительно, специальными сигналами.

Разрешение передачи очередного массива данных задается триггером DD3.1. Как установка, так и сброс этого триггера выполняется с БУ.

Оба блока памяти устроены одинаково - они содержат счетчик DD1 (DD2) и микросхему ОЗУ DD5 (DD6). Управление счетчиком и ОЗУ осуществляется БУ. При прохождении полного круга (256 байт) устанавливается триггер DD7.1 (DD7.2), показывая что весь буфер заполнен (если был прием) или опустошен (если была передача).

Для индикации текущего блока (что необходимо БУ) используется триггер DD3.2.

Выходы ОЗУ должны коммутироваться или на регистр при записи, или на выходную шину при чтении. Для этого служат элементы DD8 - DD11. Буферные элементы с тремя состояниями на выходе DD8 и DD9 подключают выход регистра к входам ОЗУ. Мультиплексор DD10, DD11 выбирает ОЗУ, с которого данные пойдут на выходную шину.

Разъем XT1 предназначен для подключения внешнего устройства, куда передаются данные. К XT2 подключается БУ. Через XT3 подается питание и входной сигнал.

Все резисторы, кроме R5 и R7, служат для формирования уровня лог. 1 и имеют сопротивление 10 кОм.

Конденсатор C3 - блокировочный, используется для подавления импульсных помех. C3 емкостью 100 мкФ установлен около разъема XT3 (питания).

Отдельно надо рассмотреть вопрос о тактовой частоте блока управления. С одной стороны, она должна быть гораздо выше (минимум на порядок) частоты входного сигнала - ведь при приеме каждого бита необходимо выполнять ту или иную последовательность действий и параллельно с этим вести отправку предыдущего блока данных. С другой стороны, частота должна быть такой, чтобы за время одного такта все узлы устройства успевали переключаться. Как будет показано ниже, максимальное время переключения всех элементов, без учета блока управления, равно 323 нс, пусть на блок управления надо еще 100 нс, в сумме и с запасом возьмем 500 нс. Это гораздо меньше периода входной частоты (100 мкс).

4. Расчет параметров

Оценим аппаратные затраты. В схеме использовано 26 микросхем, 3 конденсатора, 11 резисторов и 3 разъема.

Оценим потребляемую мощность. Токи потребления микросхем и их сумма показаны в таблице. Общий ток 252 мА, что при напряжении питания 5 В дадет мощность 2.26 Вт.

Оценим быстродействие устройства. Пусть при приеме очередного бита оказалось, что это граница байта. Тогда должны отработать элементы (рассматриваем одну из самых длинных веток): DD4, DD1, DD13, DD17.1, DD15.1, DD23, DD20, DD18. По задержкам это будет 58+11+12+11+24+27+120+60=323 нс.

Литература

1. Новиков В.Ю., Карпенко Д.Г. Аппаратура для локальных сетей: функции, выбор, разработка. - M.: Эком, 1998.

2. Справочная книга радиолюбителя-конструктора: В 2-х книгах. Кн. 2 / Варламов Р.Г., Замятин В.Я., Капчинский Л.М. и др. Под ред. Чистякова Н.И. - 2-е изд, исправ. и доп. - М.: Радио и связь, 1993.

3. Аванесян В.Г., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. - М.: Машиностроение, 1993.

Размещено на Allbest.ru