Генератор кодов последовательности чисел
Проектирование генератора кодов последовательности чисел в соответствии с современными требованиями микросхемотехники. Генераторы кодов на основе регистров и счетчиков, триггеры. Синтез, анализ и разработка электрической схемы и описание её работы.
| Рубрика | Программирование, компьютеры и кибернетика |
| Вид | курсовая работа |
| Язык | русский |
| Дата добавления | 27.11.2012 |
| Размер файла | 779,7 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http:\\www.allbest.ru\
9
ЗАДАНИЕ по курсовому проектированию
Студенту Тарасевичу Вадиму Сергеевичу
1. Тема проекта: «Генератор кодов последовательности чисел»
2. Сроки сдачи студентом законченного проекта: « 25 » декабря 2010 г.
3. Исходные данные для проекта:
1) Последовательность чисел - 1,9,7,5,3,14,11,8,6,2
2) Код представления чисел 6-4-2-1
3) Режим работы - ждущий
4) Синхронизация - внутренняя
5) Тип триггеров - RS
6) Элементная база - ТТЛШ (элементный базис И-НЕ)
4. Содержание расчетно-пояснительной записки (перечень подлежащих разработке вопросов):
1.Введение
2.Аналитический обзор
3.Конкретизация технического задания
4.Выбор и описание работы элементной базы
5.Синтез структурной схемы
6.Анализ структурной схемы
7.Разработка электрической схемы и описание ее работы
8.Заключение
9.Список использованной литературы
5. Перечень графического материала (с точным указанием обязательных чертежей и графиков)
1.Структурная схема устройства
2.Временные диаграммы работы устройства
3.Схема электрическая принципиальная (Библиотека элементов)
Содержание
Введение
1. Аналитический обзор
2. Конкретизация технического задания
3. Выбор и описание работы элементной базы
4. Синтез структурной схемы
5. Анализ структурной схемы
6. Разработка электрической схемы и описание её работы
Заключение
Литература
Введение
Значительные изменения во многих областях науки и техники обусловлены развитием электроники. В настоящее время невозможно найти какую-либо отрасль промышленности, в которой не использовались бы электронные приборы или электронные устройства измерительной техники, автоматики и вычислительной техники. Причем тенденция развития такова, что доля электронных информационных устройств и устройств автоматики непрерывно увеличивается. Это является результатом развития интегральной технологии, внедрение которой позволило наладить массовый выпуск дешевых, высококачественных, не требующих специальной настройки и наладки микроэлектронных функциональных узлов различного назначения.[6]
Основной функцией интегральных микросхем является обработка информации, заданной в виде электрического сигнала: напряжения или тока. Электрические сигналы могут представлять информацию в непрерывной (аналоговой) или дискретной (цифровой) форме. Микросхемы, выполняющие обработку этой информации, называются аналоговыми или цифровыми соответственно.
Важнейшей задачей, решаемой с помощью методов и средств микросхемотехники, является схемотехническая разработка новых типов интегральных схем. Исходное техническое задание на проектирование микросхемы содержит описание функций, которые она должна выполнять в электронной аппаратуре, и требование к ее основным параметрам. Конечным результатом проектирования является такое представление микросхемы, используя которые можно изготовить ее образцы. Такой формой представления являются чертежи фотошаблонов и комплект конструкторской документации, необходимые для изготовления микросхемы.[4]
В основе дальнейшего совершенствования вычислительной техники лежит развитие микроэлектроники в целом, а также разработка и внедрение микросхем различной степени интеграции.
На стыке микроэлектроники и цифровой техники развивается самостоятельная область науки и техники - цифровая микросхемотехника, предметом которой являются принципы и методы схемотехнического проектирования цифровых интегральных микросхем, которые включают разработку их структуры. Непрерывное повышение степени интеграции проектируемых микросхем, обеспечивающее реализацию на одном кристалле целых цифровых систем, требуют от специалиста-микросхемотехника не только знания основ цифровой техники, но и освоения таких ее разделов, как архитектура цифровых систем, программирование и многое другое.[6]
Целью данного курсового проекта является проектирование генератора кодов последовательности чисел в соответствии с современными требованиями микросхемотехники.
1. Аналитический обзор
1.1 Генераторы кодов
Последовательные узлы этого типа называют также распределителями сигналов (импульсов), так как образуемая на их выходах последовательность двоичных чисел часто используется в цифровых системах как последовательность сигналов, управляющих работой других узлов. Число состояний генератора называется длиной последовательности чисел Lп, которая определяется как число тактов машинного времени (периодов синхросигналов), после которого последовательность чисел на выходе генератора" повторяется. По своей структуре генераторы чисел близки либо к счетчикам, либо к регистрам.
1.2 Генераторы на основе регистров
Генераторы на основе сдвиговых регистров. Таким способом можно реализовать генераторы циклических последовательностей чисел, в которых каждое последующее число образуется путем сдвига предыдущего числа, записанного в регистре, на один разряд и введением в освободившийся первый разряд 0 или 1. Для этого ко входу первого разряда регистра подключается комбинационная схема, образующая необходимый управляющий сигнал Z0. Если имеется m-разрядный сдвиговый регистр, то можно генерировать циклические последовательности длиной LП?2m. Пример такого генератора представлен на рисунке 1.1.
Рисунок 1.1 - Схема генератора кодов
Регистры являются наиболее распространенным типом последовательностных узлов в современных цифровых системах. По способу приема и выдачи информации регистры делятся на следующие группы: с параллельными приемом и выдачей), с последовательным приемом и последовательной выдачей, с последовательным приемом и параллельной выдачей, с параллельным приемом и последовательной выдачей, комбинированные с различными способами приема и выдачи.
Регистры с параллельным приемом и выдачей служат для хранения информации и называются регистрами памяти. Изменение хранящейся информации (ввод новой информации) происходит после соответствующего изменения сигналов на входах при поступлении определенного уровня (С = 0 или С=1) или фронта синхросигналов. В качестве разрядов регистра- памяти используются синхронизируемые уровнем или фронтом триггеры: D-триггеры, если информация поступает в виде однофазных сигналов, или RS-триггеры, если информация поступает в виде парафазных сигналов. Предварительная «очистка» регистра, т. е. установка всех выходов в состояния Q=0, производится с помощью асинхронных входов сброса триггеров Ra.
Рисунок 1.2 - Регистры хранения, синхронизируемые уровнем (а) и фронтом (б)
Регистры с последовательным приемом или выдачей информации называются сдвиговыми регистрами.
Рисунок 1.3 - Сдвиговый регистр
В регистре с последовательным приемом и выдачей первый разряд вводимого числа A0 подается на вход одного, крайнего слева, разряда регистра Рm-1 и вводится в него при поступлении первого синхроимпульса Qm-1=А0. При поступлении следующего синхроимпульса значение A0, поступающее с выхода разряда Рm-1 вводится в разряд Рm-2, Т. е. устанавливается Qm-2=А0, а в разряд Рm-1 поступает следующий разряд числа A1: устанавливается Qm-1=А1 и т. д. Таким образом производится последовательный сдвиг поступающей на вход информации на один разряд вправо в каждом такте синхросигналов. После поступления m синхроимпульсов весь регистр оказывается заполненным разрядами числа А и первый разряд числа (A0) появляется на выходе Q0 регистра. В течение последующих m синхроимпульсов производится последовательный поразрядный вывод из регистра записанного числа, после чего регистр оказывается полностью очищенным.
Сдвиговые регистры обычно реализуются на D-триггерах или RS-триггерах, где для ввода информации в первый разряд включается инвертор: S0=A, R0=. Параллельный вывод информации из сдвигового регистра осуществляется при подключении выходов всех разрядов регистра к отдельным выводам.
При проектировании сдвиговых регистров обязательным является применение триггеров, синхронизируемых фронтом. Ведь во время действия синхросигнала изменяются состояния выходов триггеров, которые подключены ко входам последующих триггеров. Так изменяется состояние входов последующих триггеров, и если синхроимпульс еще не кончился, то триггеры, синхронизируемые уровнем, переключаются в новое состояние. В результате за время действия одного синхроимпульса информация в регистре продвигается более чем на один разряд, т. е. нормальное функционирование регистра -- сдвиг на один разряд за один такт -- нарушается. Использование триггеров, синхронизируемых положительным или отрицательным фронтом, обеспечивает нормальную работу регистра.
1.3 Генераторы на основе счетчиков
генератор код электрический схема
Понятие «счётчик» является широким. К счётчикам относят автоматы, которые под действием входных импульсов переходят из одного состояния в другое, фиксируя тем самым число поступивших на вход импульсов в том или ином коде.
Основным параметром счётчика является модуль счёта КСЧ - максимальное число импульсов, которое может быть сосчитано счётчиком. После поступления КСЧ импульсов счётчик должен возвращаться в исходное состояние. Величина КСЧ равна числу устойчивых состояний счётчика. Счётчик, содержащий m разрядов, может иметь 2m устойчивых состояния, поэтому его модуль счёта КСЧ 2m. Счётчики используются в качестве делителей частоты, обеспечивающих на выходе в КСЧ раз меньшую частоту сигнала, чем на входе.
Любой счетчик можно рассматривать как генератор определенной последовательности чисел, имеющей Lп=Ксч. На основе счетчиков можно получить структуры генераторов любой последовательности чисел. При этом требуемое число разрядов (триггеров) равно числу двоичных разрядов m в генерируемых числах. Если m=log2Lп, то для уменьшения числа используемых триггеров структура генераторов несколько изменяется. В этом случае генератор целесообразно стоить в виде соединения счетчика с модулем счета Кс=Lп и подключенной к его выходам вычислительной коммутационной схемы, реализующей требуемые значения двоичных чисел. Пример такого генератора представлен на рисунке 1.4.
Рисунок 1.4 - Схема генератора кодов
Количество входных переключающих сигналов, которое нужно подать на вход счётчика, чтобы вернуть его в исходное состояние, называется коэффициентом пересчёта (К). Счётчики называют двоичными, если К=2m, где m - целое число больше нуля.
Наиболее широко используемой оказалась десятичная система исчисления. Поэтому десятичные счётчики, построенные на двоичных элементах получили широкое распространение. Такие счётчики характеризуются двоично-десятичной системой исчисления, в которой число представляется в десятичном виде, а каждая цифра разряда числа - в двоичной системе. В двоично-десятичной системе каждая цифра представляется группой из четырёх двоичных чисел, которые могут образовывать 16-ть различных комбинаций. Поэтому 6-ть комбинаций являются «лишними» и не используются в десятичной системе.
По структурной организации счётчики делятся, на счётчики с параллельным, последовательным и параллельно-последовательным переносом. Которые между собой различаются способами подачи счётных импульсов на входы разрядов.
В счётчиках с последовательным переносом входной переключающий сигнал воздействует лишь на первый триггер, и каждый триггер вырабатывает переключающий сигнал для следующего соседнего триггера.
В счётчиках с параллельным переносом входной переключающий сигнал воздействует на все триггеры, и каждый триггер вырабатывает для всех последующих лишь управляющие сигналы. Параллельные счётчики обычно строятся на базе RS-, JK-, D- триггеров, синхронизируемых фронтом.
В счётчиках с параллельно-последовательным переносом триггера разбиты на группы, причём внутри группы действует параллельный перенос, а между группами последовательный.
По способу кодирования внутренних состояний различают двоичные счётчики, счётчики Джонсона, счётчики с кодом «1 из N» и другие.
По направлению счёта счётчики делятся на суммирующие, вычитающие и реверсивные.
Суммирующий счётчик (прямого счёта) начинает с нуля и при поступлении на вход очередного импульса число на выходе счётчика увеличивается на единицу. Предпоследний такт заканчивает счёт, а последний переводит счётчик в исходное состояние.
Вычитающий счётчик (обратного счёта) начинает счёт с последнего числа и при поступлении на вход счётчика очередного импульса число на выходе счётчика уменьшается на единицу. На предпоследнем такте счётчик выдаёт ноль на выходе. Последний такт возвращает счётчик в исходное состояние.
Реверсивный счётчик (с изменением направления счёта) кроме входов информации содержит также вход управления. В зависимости от значения сигнала на входе управления, реверсивный счётчик работает как суммирующий или как вычитающий. По принадлежности к тому или иному классу автоматов говорят о асинхронных (управляемых событием) счётчиках и синхронных (управляемых временем) счётчиках. Асинхронные счётчики - счётчики, в которых изменение сигнала на любом входе может вызвать изменение сигналов на каких-либо выходах. Синхронные счётчики представляют собой счётчики, в которых сигналы на выходах могут изменяться только после подачи определённых значений сигналов на входы синхронизации (тактовые входы).
Синхронизация может производиться уровнем или фронтом. Синхронизация уровнем происходит при достижении сигнала на входе синхронизации уровней «0» или «1» в зависимости от конструкции счётчика. Синхронизация фронтом может производиться положительным, или отрицательным фронтом. Синхронизация положительным фронтом происходит при переходе сигнала на входе из состояния «0» в состояние «1». Синхронизация отрицательным фронтом - при переходе сигнала на входе синхронизации из состояния «1» в состояние «0».
Кроме этого счётчики могут иметь вход принудительного сброса, что позволяет в любой момент вернуть счётчик в исходное состояние. Некоторые счётчики могут также содержать вход разрешения счёта, вход остановки или хранения информации, входы и выходы переноса, вход разрешения переноса.
Быстродействие счётчика характеризуется временем установления в нём нового состояния, а также максимальной частотой выходных сигналов f max.
Счётчики широко используются в устройствах управления цифровых систем для подсчёта числа выполненных операций, в связной и контрольно-измерительной аппаратуре, для определения числа поступивших импульсов, для уменьшения частоты и других случаях. [2]
Основой счётчиков являются триггеры, поэтому состояние счётчика в любой момент времени определяется кодом Q, который зафиксирован на его триггерах. Триггер - двоичное цифровое устройство, в памяти которого в данный момент времени может быть зафиксировано не более нескольких десятков бит информации. Существует несколько различных типов триггеров: RS, D, JK, T. Они имеют различные правила работы.
1.4 Триггеры
Триггер - это устройство последовательного типа с двумя устойчивыми состояниями равновесия, предназначенное для записи и хранения информации. Под действием входных сигналов триггер может переключаться из одного устойчивого состояния в другое. При этом напряжение на его выходе скачкообразно изменяется.
Как правило, триггер имеет два выхода: прямой и инверсный. Число входов зависит от структуры и функций, выполняемых триггером. По способу записи информации триггеры делят на асинхронные и синхронизируемые (тактируемые). В асинхронных триггерах информация может записываться непрерывно и определяется информационными сигналами, действующими на входах в данный момент времени. Если информация заносится в триггер только в момент действия так называемого синхронизирующего сигнала, то такой триггер называется синхронизируемым или тактируемым. Помимо информационных входов синхронизирующие триггеры имеют тактовый вход (вход синхронизации). В цифровой технике приняты следующие обозначения входов триггеров:
S - раздельный вход установки в единичное состояние (напряжение высокого уровня на прямом выходе Q);
R- раздельный вход установки в нулевое состояние (напряжение низкого уровня на прямом выходе Q);
D - информационный вход (на него подается информация, предназначенная для занесения в триггер);
С - вход синхронизации;
Т - счетный вход.
Наибольшее распространение в цифровых устройствах получили RS-триггер с двумя установочными входами, тактируемый D-триггер и счетный Т-триггер. Т.к. в нашем курсовом проекте необходимо использовать D-триггер, рассмотрим его функциональные возможности.
Он имеет информационный вход и вход синхронизации. Одна из возможных структурных схем однотактного D-триггера и его условное обозначение показаны на рис.1.5:
Рисунок 1.5 - Схема и условное обозначение тактируемого D-триггера
Если уровень сигнала на входе С=0, состояние триггера устойчиво и не зависит от уровня сигнала на информационном входе. При этом на входы RS-триггера с инверсными входами (элементы 3 и 4) поступают пассивные уровни (S=R=1). При подаче на вход синхронизации уровня С=1 информация на прямом выходе будет повторять информацию, подаваемую на вход D. Таким образом, при С=0 Qt+1=Qt, а при С=1 Qt+1=D. Таблица истинности для тактируемого D-триггера имеет вид:
Таблица 1.1
|
D |
Q |
Qt+1 |
|
|
0 0 1 1 |
0 1 0 1 |
0 0 1 1 |
Здесь Qt означает логический уровень на прямом выходе до подачи импульса синхронизации, а Qt+1 - логический уровень на этом выходе после подачи импульса синхронизации.
На рисунке 1.6 изображены временные диаграммы тактируемого D-триггера. В таком триггере происходит задержка сигнала на выходе по отношению к сигналу, поданному на вход, на время паузы между синхросигналами. Для устойчивой работы триггера необходимо, чтобы в течение синхроимпульса информация на входе была неизменной.
Тактируемые D-триггеры могут быть с потенциальным и динамическим управлением. У первых из них информация записывается в течение времени, при котором уровень сигнала С=1. В триггерах с динамическим управлением информация записывается только в течение перепада напряжения на входе синхронизации. Динамические входы изображают на схемах треугольником. Если вершина треугольника обращена в сторону микросхемы, то триггер «срабатывает» по фронту входного импульса, если от нее - по срезу импульса. В таком триггере информация на входе может быть задержана на один такт по отношению к входной информации.
Рисунок 1.6 - Временные диаграммы сигналов в тактируемом D-триггере
Рисунок 1.7 - D-триггера, синхронизируемый одним фронтом
В интегральной технике создаются только D-триггеры, управляемые одним фронтом. На рисунке 1.7 показана схема на элементах И-НЕ.
Данный тип триггера широко распространён в микросхемотехнике. Другие его названия: триггер Вебба, триггер с самоблокировкой, схема трёх триггеров.
Выходным триггером в этой схеме является RS-триггер на элементах 5-6. Элементы 1, 2 служат его входными конъюнкторами. При С=0 оба они заперты и триггер 5-6 не реагирует на изменение D-входа (моменты t1 t2 t7) (рис), т. е. D-триггер находится в режиме хранения.
По положительному фронту сигнала (моменты t3 t8) в зависимости от уровня на D-входе открывается один из конъюнкторов (1 или 2) и переключает триггер 5-6 (или подтверждает его состояние, если оно совпало с требуемым). Элементы 4 и 3, управляемые D-входом, своими уровнями подготавливают один из конъюнкторов (2 или 1) для того, чтобы он открылся очередным С-сигналом.
Рисунок 1.8 - Временные диаграммы сигналов в синхронном D-триггере управляемым одним фронтом тактового импульса
Система связей элементов 1-4 обладает одним нетривиальным свойством. Переключившись на фронте С-сигнала в 0, элемент 1 по связи выход элемента 1 - вход элемента 2 блокирует для элемента 2 возможность открыться, даже если несколько позже, уже при С=1, вход D переключится в 0 (момент t4). Элемент 2, в свою очередь, сработав по фронту С-сигнала (моменты t8), по цепочке 2-4-3-1 делает невозможным последующее срабатывание элемента 1, даже в случае переключения входа D в 1.
Рассмотренное поведение триггера при С=1 показывает, что данный триггер непроницаем по D-входу ни для каких изменений его уровня. Шестиэлементный D-триггер - это триггер, переключаемый фронтом. Схема шестиэлементного триггера чисто противогоночная, и она допускает для своих элементов любые сочетания задержек, т. е. элементы переключаются строго один за другим без параллельных путей переноса, на которых возможны гонки.
Данный триггер может также работать как RS-триггер в асинхронном режиме при D=0 и С=0 (управление по входам R' и S').
Шестиэлементный D-триггер по числу элементов экономичнее большинства других непроницаемых триггеров и, что очень важно для триггеров, реализуемых на матричных БИС, обеспечивает непроницаемость для помехи по D-входу при С=1. При этом в отличие от двухступенчатого триггера он не предъявляет требований к нормированию ни разницы времён задержки определённых элементов, ни разницы их порогов переключения.
Условное графическое обозначение триггера показано на рисунке 1.9.
Рисунок 1.9 - Условное графическое обозначение синхронного D-триггера управляемого одним фронтом тактового импульса
2. Конкретизация технического задания
Тема проекта: “ Генератор кодов последовательности чисел”.
Исходные данные:
1. Последовательность чисел - 1,9,7,5,3,14,11,8,6,2
2. Код представления чисел - 6-4-2-1
3. Режим работы - ждущий
4. Синхронизация - внутренняя
5. Тип триггеров - RS
6. Элементная база - TTЛШ (элементный базис И-НЕ)
Вариант кода представления чисел:
|
A10 |
6 |
4 |
2 |
1 |
|
|
0 |
0 |
0 |
0 |
0 |
|
|
1 |
0 |
0 |
0 |
1 |
|
|
2 |
0 |
0 |
1 |
0 |
|
|
3 |
0 |
0 |
1 |
1 |
|
|
4 |
0 |
1 |
0 |
0 |
|
|
5 |
0 |
1 |
0 |
1 |
|
|
6 |
1 |
0 |
0 |
0 |
|
|
7 |
1 |
0 |
0 |
1 |
|
|
8 |
1 |
0 |
1 |
0 |
|
|
9 |
1 |
0 |
1 |
1 |
|
|
Избыточные комбинации |
|||||
|
0 |
1 |
1 |
0 |
||
|
0 |
1 |
1 |
1 |
||
|
1 |
1 |
0 |
0 |
||
|
1 |
1 |
0 |
1 |
||
|
1 |
1 |
1 |
0 |
||
|
1 |
1 |
1 |
1 |
Рисунок 2.1 - Условно-графическое изображение генератора кодов последовательности чисел
Генератор имеет 3 входа.
С - вход тактовых импульсов внешней синхронизации.
М- включение(«1»)/выключение(«0») генерации кодов.
Ra- асинхронный сброс в начальное состояние.
Генератор имеет 8 выходов.
Y0,Y1,Y2,Y3 - выходы младшего разряда.
Y4,Y5,Y6,Y7 - выходы старшего разряда.
Для сброса генератора а также корректного начала его работы необходимо на вход Ra подать низкий уровень. При сбросе на выходе генератора в старшем разряде устанавливается код «0-0-0-0», в младшем - «0-0-0-1», соответствующие числу «1».
Таблица 2.1 - Таблица состояний генератора кодов последовательности чисел
|
Режим работы |
Входы |
Выходы |
|||
|
Ra |
C |
М |
Y7-Y0 |
||
|
Сброс в нач.сост. |
1 |
X |
X |
0-0-0-0-0-0-0-1 |
|
|
Генерация кодов |
0 |
v |
1 |
Генерация кодов |
|
|
Ждущий режим |
0 |
X |
0 |
Хранение |
Генератор кодов будет стоиться на основе сдвигового регистра, к выходам которого будут подключены преобразователи кодов для старшего и младшего разрядов. Структурная схема такого генератора показана на рисунке 2.2.
Рисунок 2.2 - Структурная схема генератора кодов
3. Выбор и описание работы элементной базы
В качестве базового логического элемента микросхемы К1533 (рисунок 3.1) использован ЛЭ типа И - НЕ, он содержит три основных каскада: входной, выполненный на транзисторах VT1.1, VT1.2, VT2 диодах VD1.1 VD1.2 и резисторах R1 и R2; фазораздельный, включающий транзисторы VT3, VT5, диоды VD2.1 VD2.2 и резисторы R4 - R6; выходной усилитель, состоящий из транзисторов VT4, VT6, VT7 и резисторов R7 и R8.
Рисунок 3.1 - Базовый ЛЭ 1533
На входе используется транзистор p-n-p -типа и введены дополнительно транзистор и резистор. Такое схемотехническое решение позволило повысить помехоустойчивость схемы путём увеличения порога переключения, нагрузочную способность в результате уменьшения входного тока, увеличить быстродействие путём использования p-n-p - транзистора, работающего в активном режиме, и дополнительного транзистора, увеличивающего “раскачиваемый” ток в схеме. Повышение быстродействия способствует применение на выходе диодов Шотки с малыми площадью и ёмкостью.
При низком напряжении на входе на базе транзистора VT2 поддерживается низкое напряжение, которого недостаточно для его отпирания. Транзисторы VT2, VT3 и VT7 закрыты. Высокое напряжение на входе транзистора VT4 открывает его, а также транзистор VT6. На выходе схемы устанавливается напряжение высокого уровня.
При высоком напряжении на входе схемы эмиттерный переход транзистора VT1.1 закрыт, и ток через резистор R1 поступает на базу транзистора VT2, который отпирается, и соответственно открываются VT3 и VT7. Транзисторы VT4 и VT6 закрыты, и на выходе устанавливается напряжение низкого уровня.
С помощью использования сложного выходного каскада на транзисторах VT4, VT6 и VT7 и диодах VD2.1 и VD2.2 в ЛЭ достигается увеличение быстродействия из - за быстрого заряда емкостей на входе схемы. Сложный входной каскад обеспечивает малые времена фронта выходного сигнала. Транзисторы VT2 и VT3 увеличивают порог переключения схемы и повышают её помехоустойчивость. Повышению помехоустойчивости способствует и корректирующая цепочка, выполненная на транзисторе VT5 и резисторах R5, R6 аналогично ЛЭ 555.
Все транзисторы схемы, кроме VT1.1, VT1.2 и VT6, являются транзисторами Шотки. Транзистор VT6 не работает в режиме насыщения, поэтому использовать в место него транзистор Шотки не имеет смысла. Применение диодов и транзисторов Шотки позволяет значительно уменьшить либо полностью исключить рассасывание избыточного заряда в транзисторах схемы и повысить её быстродействие.[2]
4. Синтез структурной схемы
4.1 Синтез регистра сдвига
Проектирование генератора выполним на основе регистра сдвига, выходы триггеров которого подключены на соответствующие входы следующих за ними триггеров. Поскольку количество чисел в последовательности LП=10, то для синтеза регистра достаточно четырех триггеров. Структурное проектирование выполним словарным методом.
Таблица 4.1 - Таблица состояний регистра:
|
№ |
Q3t |
Q2t |
Q1t |
Q0t |
Q3t+1 |
Q2t+1 |
Q1t+1 |
Q0t+1 |
FQ3 |
FQ2 |
FQ1 |
FQ0 |
C |
|
|
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
^ |
v |
|
|
2 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
^ |
1 |
v |
|
|
3 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
^ |
1 |
1 |
v |
|
|
4 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
^ |
1 |
1 |
Ў |
v |
|
|
5 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
Ў |
^ |
v |
|
|
6 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
Ў |
^ |
1 |
v |
|
|
7 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
Ў |
^ |
1 |
Ў |
v |
|
|
8 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
^ |
1 |
Ў |
0 |
v |
|
|
9 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
Ў |
0 |
0 |
v |
|
|
10 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Ў |
0 |
0 |
0 |
v |
|
|
Избыточные комбинации |
||||||||||||||
|
0 |
0 |
1 |
0 |
X |
X |
X |
X |
X |
X |
X |
X |
|||
|
0 |
1 |
0 |
0 |
X |
X |
X |
X |
X |
X |
X |
X |
|||
|
0 |
1 |
0 |
1 |
X |
X |
X |
X |
X |
X |
X |
X |
|||
|
1 |
0 |
0 |
1 |
X |
X |
X |
X |
X |
X |
X |
X |
|||
|
1 |
1 |
1 |
1 |
X |
X |
X |
X |
X |
X |
X |
X |
|||
|
1 |
0 |
1 |
0 |
X |
X |
X |
X |
X |
X |
X |
X |
К входу первого разряда регистра (на вход S0 и через инвертор на вход R0) подключается комбинационная схема, образующая необходимый управляющий сигнал Z0. Словарь перехода для FQ первого разряда аналогичен словарю переходов D-триггера и представлен в таблице 4.2.
Таблица 4.2 - Словарь перехода для входа первого разряда регистра
|
FQ |
Z0 |
|
|
0 |
0 |
|
|
1 |
1 |
|
|
^ |
1 |
|
|
Ў |
0 |
Составим карту функции переходов FQ для первого разряда регистра:
|
FQ |
||||||
|
Q3Q2\Q1Q0 |
00 |
01 |
11 |
10 |
||
|
00 |
^ |
1 |
1 |
X |
||
|
01 |
X |
X |
Ў |
0 |
||
|
11 |
0 |
1 |
X |
^ |
||
|
10 |
0 |
X |
Ў |
X |
После минимизации карта Карно функции переходов для управляющего входа Z0 будет иметь вид:
Выбранным базисом является И-НЕ, поэтому минимизация проводится по «1».
После минимизации карт Карно минимальная КНФ будет иметь вид:
На основе полученных логических функций построим структурную схему генератора (Приложение 1).
4.2 Синтез преобразователя кода
Из задания последовательность чисел - 1,9,7,5,3,14,11,8,6,2. Код представления чисел 6-4-2-1:
|
A10 |
6 |
4 |
2 |
1 |
|
|
0 |
0 |
0 |
0 |
0 |
|
|
1 |
0 |
0 |
0 |
1 |
|
|
2 |
0 |
0 |
1 |
0 |
|
|
3 |
0 |
0 |
1 |
1 |
|
|
4 |
0 |
1 |
0 |
0 |
|
|
5 |
0 |
1 |
0 |
1 |
|
|
6 |
1 |
0 |
0 |
0 |
|
|
7 |
1 |
0 |
0 |
1 |
|
|
8 |
1 |
0 |
1 |
0 |
|
|
9 |
1 |
0 |
1 |
1 |
|
|
Избыточные комбинации |
|||||
|
0 |
1 |
1 |
0 |
||
|
0 |
1 |
1 |
1 |
||
|
1 |
1 |
0 |
0 |
||
|
1 |
1 |
0 |
1 |
||
|
1 |
1 |
1 |
0 |
||
|
1 |
1 |
1 |
1 |
Составим таблицу состояний преобразователя кода:
Таблица 4.3 - Таблица состояний преобразователя кода
|
Выход регистра |
Старший разряд |
Младший разряд |
||||||||||||||
|
№ |
Q3 |
Q2 |
Q1 |
Q0 |
A10 |
Y7 |
Y6 |
Y5 |
Y4 |
A10 |
Y3 |
Y2 |
Y1 |
Y0 |
C |
|
|
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
v |
|
|
2 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
9 |
1 |
0 |
1 |
1 |
v |
|
|
3 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
7 |
1 |
0 |
0 |
1 |
v |
|
|
4 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
5 |
0 |
1 |
0 |
1 |
v |
|
|
5 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
3 |
0 |
0 |
1 |
1 |
v |
|
|
6 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
4 |
0 |
1 |
0 |
0 |
v |
|
|
7 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
v |
|
|
8 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
8 |
1 |
0 |
1 |
0 |
v |
|
|
9 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
6 |
1 |
0 |
0 |
0 |
v |
|
|
10 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
2 |
0 |
0 |
1 |
0 |
v |
|
|
Избыточные комбинации |
||||||||||||||||
|
0 |
0 |
1 |
0 |
X |
X |
X |
X |
X |
X |
X |
X |
|||||
|
0 |
1 |
0 |
0 |
X |
X |
X |
X |
X |
X |
X |
X |
|||||
|
0 |
1 |
0 |
1 |
X |
X |
X |
X |
X |
X |
X |
X |
|||||
|
1 |
0 |
0 |
1 |
X |
X |
X |
X |
X |
X |
X |
X |
|||||
|
1 |
1 |
1 |
1 |
X |
X |
X |
X |
X |
X |
X |
X |
|||||
|
1 |
0 |
1 |
0 |
X |
X |
X |
X |
X |
X |
X |
X |
Карты Карно для Y0-Y7 выходов преобразователя кода:
Выбранным базисом является И-НЕ, поэтому минимизация проведем по «1».
После минимизации карт Карно функции переходов будут иметь вид:
По полученным выражениям логических функций построим структурную схему преобразователя кода.
5. Анализ структурной схемы
Анализ структурной схемы проводится с использование временных диаграмм работы счётчика приведённых на рисунке 5.1.
Рисунок 5.1 - Временные диаграммы генератора
Рассмотрим каждое состояние в отдельности.
Такт 1. На асинхронный вход Ra сброса подан уровень логической единицы. Вне зависимости от входов C и М на выходе генератора Y7-Y0 устанавливается начальное значение кода из заданной последовательности: в младшем разряде Y3-Y0 - «0-0-0-1» а в разряде десятков Y7-Y4 - «0-0-0-0», что соответствует десятичной цифре «1».
Такт 2. На асинхронный вход Ra подан уровень логического нуля, на входе М уровень логической единицы (включен ждущий режим). На выходе установившееся в предыдущем такте значение не меняется независимо от входа C (Y7-Y4 - «0-0-0-0», Y3-Y0 - «0-0-0-1»).
Такт 3. На входы Ra и М подан уровень логического нуля. По положительному фронту синхронизирующего импульса на выходе устанавливается значение соответствующее коду следующему в последовательности числу «2»: Y7-Y4 - «0-0-0-0» и Y3-Y0 - «1-0-1-1».
Такт 4. В остальных тактах на выходе генератора циклически чередуются коды последовательности заданных в задании чисел.
6. Разработка электрической схемы и описание её работы
Описание и принцип работы схем серии ТТЛШ (ALS) было изложено ранее в главе 3. В курсовой работе были использованы схемы, реализующие логические операции: «И-НЕ», «НЕ».
Схема электрическая RS-триггера, используемого в курсовом проекте представлена в Приложении 4.
В схемах на входы которых поступают сигналы M, Ra , C на вход ставится антизвонные диоды.
Рис 6.1 - Схема инвертора на входе (DD2, DD3)
Рис 6.2 - Схема инвертора (DD21, DD22)
Рис 6.3 - Схема элемента И-НЕ с двумя входами (DD14, DD15, DD16, DD17, DD18, DD11, DD12)
Рис 6.4 - Схема элемента И-НЕ с двумя входами с антизвонными диодами (DD1)
Рис 6.5 - Схема элемента И-НЕ с тремя входами (DD4, DD5, DD6, DD19, DD7, DD8, DD20, DD23, DD9, DD13)
Заключение
В данной курсовой работе был спроектирован генератор последовательности чисел.
Данный курсовой проект включает в себя аналитический обзор, конкретизацию технического задания, выбор и описания элементной базы, синтез и анализ структурной схемы и разработанной электрической схемы с описанием её работы. В аналитическом обзоре приведены сведения о генераторах, регистрах, счетчиках и триггерах. В разделе выбора и описания элементной базы выбран RS-триггер и описаны ТТЛШ схемы. Синтез структурной схемы был проведён для генератора кода на основе сдвигового регистра с преобразователем кода на выходе согласно выбранному базису И-НЕ. Следует отметить, что было проведено логическое моделирование схемы в системе автоматизированного проектирования, которое подтвердило правильное функционирование схемы. В анализе структурной схемы приведены временные диаграммы, поясняющие принцип работы генератора, и указаны состояния, в которых может находиться схема во время работы. В разделе разработки электрической схемы была приведена библиотека элементов используемых в заданном устройстве.
В результате проделанной работы спроектирован генератор, отвечающий требованиям технического задания и построенный на минимально возможном наборе базовых логических элементов с целью упрощения технологии производства и уменьшения токопотребления схемы.
Литература
1. Красноголовый Б.Н., Шпилевой Б.Н. Преобразователи кодов. - Мн.: БГУ, 1983.
2. Лабораторный практикум по цифровой микросхемотехнике. - Мн.: БГУИР, 1999.
3. Быстров Ю.А., Гапунов А.П., Персианов Г.М. Сто схем с индикаторами. - М.: Радио и связь, 1990.
4. Алексеенко А.Г., Шагурин И.И. Микросхемотехника. - М.: Радио и связь, 1990.
5. Потемкин И.С. Функциональные узлы цифровой автоматики. - М.: Энергоатомиздат, 1988.
6. Аваев Н.А. и др. Основы микроэлектроники: учебное пособие для вузов. - М.: Радио и связь, 1991.
7. Цифровые интегральные микросхемы: Ц75 Справочник / М.И. Богданович, И.Н. Грель, С.А. Дубина и др. - Мн.: Беларусь, Полымя.1996.
Размещено на allbest.ru
...Подобные документы
История применения кодов. Технология применения кодов в современных условиях. Анализ "экстремальных кодов" - кодов, границы параметров которых достигают равенства. Способность кода корректировать ошибки, ее зависимость от величины кодового расстояния.
контрольная работа [164,9 K], добавлен 14.07.2012Формирование устойчивой последовательности псевдослучайных чисел с использованием метода "середины квадрата". Разработка программы для определения среднего значения чисел, среднего значения квадратов чисел и дисперсии для последовательности из 20 чисел.
лабораторная работа [1,4 M], добавлен 21.01.2015Изучение сущности циклических кодов - семейства помехоустойчивых кодов, включающих в себя одну из разновидностей кодов Хэмминга. Основные понятия и определения. Методы построения порождающей матрицы циклического кода. Понятие открытой системы. Модель OSI.
контрольная работа [99,5 K], добавлен 25.01.2011Структура и функции генератора случайных чисел. Методы предельного уменьшения ошибки второго рода. Усиление шумового сигнала. Его дискретизация по времени и аналого-цифровое преобразование. Формирование случайной последовательности и ее корреляция.
курсовая работа [299,4 K], добавлен 11.12.2014Анализ способов построения генераторов случайных чисел для криптографических задач. Анализ генератора случайных чисел на основе магнитометров. Анализ статистических свойств двоичных последовательностей, полученных путем квантования данных магнитометра.
дипломная работа [2,5 M], добавлен 06.05.2018Циклические коды как подкласс (подмножество) линейных кодов, пошаговый алгоритм и варианты их кодирования и декодирования. Методика построения интерфейса отладочного модуля. Элементарный план и элементы отладки декодирующего модуля циклических кодов.
лабораторная работа [133,8 K], добавлен 06.07.2009Способы получения случайных чисел в программировании и их использование для решения ряда задач. Принцип действия и тестирование работы генератора случайных чисел в Borland C++, его преимущества. Генерация одномерной и двумерной случайной величины.
лабораторная работа [105,4 K], добавлен 06.07.2009Запись кодов команд программы и констант в FlashROM, кодов исходных данных в EEPROM, требуемых значений установочных битов (Fuse Bits) и битов защиты (Lock Bits). Запись и чтение кодов при программировании, способы программирования в микроконтроллерах.
контрольная работа [24,2 K], добавлен 22.08.2010Проектирование датчика случайных чисел, пригодного для моделирования случайной последовательности с заданным законом распределения. Методы моделирования. Разработка алгоритма и программы датчика. Исследование свойств выработанной им последовательности.
лабораторная работа [124,2 K], добавлен 15.06.2010Порядок и основные этапы построения двоичных неравномерных эффективных кодов с помощью методики Хаффмена. Сравнительная характеристика полученных кодов. Кодирование текста построенными кодами. Разработка марковских процедур для кодирования слов.
лабораторная работа [520,7 K], добавлен 29.09.2011Характеристика вероятностного алгоритма и особенности его использования. Принцип работы и назначение генератора случайных чисел, сущность псевдослучайных чисел. Рассмотрение и реализация метода середины квадрата, разработка алгоритма и его кодирование.
курсовая работа [50,3 K], добавлен 18.09.2009Битовые представления ASCII-кодов для однобитовых символов и чисел. Сложение двоичных чисел, определение двоичных дополнений. Положительные значения для отрицательных двоичных цифр, шестнадцатеричные представления. Типы сегментов, их размеры и адреса.
тест [371,9 K], добавлен 11.10.2012Обеспечение достоверности передаваемой информации применением корректирующих кодов. Код Хэмминга - алгоритм обнаружения и исправления одиночной ошибки. Использование циклических кодов при последовательной передачей между ЭВМ и внешними устройствами.
дипломная работа [123,7 K], добавлен 02.08.2009Разработка алгоритма и программы кодирования и декодирования данных кодом Рида-Малера. Понятие избыточных кодов, их применение. Корелляционный код. Особенности построения простых помехоустойчивых кодов Рида-Маллера. Рассмотрение частных случаев.
курсовая работа [31,9 K], добавлен 09.03.2009Разработка Адой Лавлейс алгоритма вычисления чисел Бернулли на аналитической машине. Разработка Морисом Уилксом кодов, составленных из букв и слов. Создание Конрадом Цузе первого программируемого компьютера и языка программирования высокого уровня.
реферат [42,4 K], добавлен 08.12.2013Выбор и обоснование параметров входа, разработка кодека. Исследование кодов, исправляющих ошибки, которые могут возникать при передаче, хранении или обработке информации по разным причинам. Синтез принципиальной схемы парафазного буфера и декодера.
курсовая работа [582,8 K], добавлен 24.03.2013Написание программы для генерации случайных чисел, в которой реализуются возможности генерации абсолютно случайных чисел. Приложение на языке С/С++. Описание узла, содержащего данные; функций и методов работы; чтения данных из памяти и вывода их на экран.
курсовая работа [172,4 K], добавлен 23.05.2012Разработка системы автоматизированного анализа сложных объектов образовательной системы. Построение диаграмм последовательности, кооперации, классов, состояний, компонентов, а также развертывания. Представление сгенерированных кодов клиента и сервера.
курсовая работа [501,1 K], добавлен 23.06.2014Создание базы из основной таблицы с оперативными данными и четырех таблиц справочников с наименованиями кодов. Расшифровка кодов в формах, в представлениях, в запросах и в отчетах. Логическая модель базы данных. Конструктор базового представления.
курсовая работа [1,6 M], добавлен 08.04.2014Преимущества, недостатки и область применения модели быстрой разработки. Планирование и тестирование модели. Рефакторинги и простой дизайн, коллективное владение кодом. Выбор оптимальной последовательности написания кодов. Частые выпуски версий.
презентация [49,0 K], добавлен 07.12.2013
