Проектирование универсального процессора

2) I3-I0 - код микроинструкции, выполняемой в БУПМ;

3) А - поле кода логического условия;

4) ~CCE - сигнал, определяющий безусловный переход на следующую микроинструкцию;

5) U - управление инвертором кода условий;

6) C0 - управление счётчиком микрокоманд;

7) ~RLD - управление счтчиком циклов;

8) ~OE - высокий уровень запрещает выдачу адреса следующей МК из БУПМ в ПЗУ.

На рисунке 22 представлена структурная схема УУ с хранимой логикой.

Рисунок 22 - УУ с хранимой логикой

Использование РМК в качестве конвейерного регистра дает возможность во время выдачи внешних управляющих сигналов сформировать в БУПМ адрес следующей микрокоманды и считать ее из блока памяти микропрограмм, что позволяет УУ и ОУ работать параллельно. Это повышает быстродействие и практически не увеличивает размер микропрограммы командного цикла.

Для процессоров с микропрограммным уровнем управления основная часть управляющих сигналов для УУ, ОУ и других устройств формируется из полей микрокоманды (МК). Количество корпусов микросхем ПЗУ памяти микропрограмм прямо пропорционально разрядности МК, поэтому при разработке формата микрокоманды учитывалась возможность совмещения управляющих полей, если это не увеличивало объем оборудования и не снижало быстродействие.

3.8 Математический сопроцессор

Важной частью архитектуры ПР является наличие устройства для обработки числовых данных в формате с ПЗ.

Математический сопроцессор предназначен для расширения вычислительных возможностей центрального процессора -- выполнения арифметических, тригонометрических, экспоненциальных и логарифмических операций.

Сопроцессор в данной курсовой работе поддерживает следующий тип данных: 64-битные числа с плавающей точкой. С программной точки зрения сопроцессор и процессор выглядят как единое целое. Физически сопроцессор может быть отдельной микросхемой (i387), подключаемой к локальной шине основного процессора, или располагаться прямо на кристалле центрального процессора.

СоПР предназначен для обработки чисел с ПЗ и работает независимо от основного ПР. При выборке команда поступает как в ПР, так и в СоПР. Если выбранная команда является командой СоПР, то СоПР выдает сигнал ожидания для ПР. Когда обработка в СоПР закончена он снимает этот сигнал и ПР продолжает свою работу.

Для СоПР имеется своя система команд, рассмотрение которой не входит в задачу данного курсового проекта, но некоторые команды СоПР будут рассмотрены при разработке подпрограммы вычисления заданной функции.

СоПР имеет восемь 64-разрядных регистров общего назначения ST7-ST0, в которых хранятся операнды и результаты выполнения операций над числами с ПЗ.

В СоПР входит УУ, которое при необходимости считывает операнды из ОК, а также обращается к ОП.

3.9 Внешние устройства

Обмен с внешними устройствами осуществляется через 65536 портов ввода-вывода при помощи команд IN и OUT через 16-ти разрядную шину внешних устройств (ШВУ).

Команда IN выдаёт на ШВУ адрес внешнего устройства (номер одного из 65536 портов) и сигнал read=1. Каждое ВУ при обнаружении сигнала read считывает с ШВУ номер порта и сравнивает его со своим. В случае совпадения выбранное ВУ выдаёт в процессор сигнал RDY=1 (готовность) и одновременно с ним на ШВУ - 16-ти разрядные данные. Процессор по сигналу RDY защёлкивает данные с ШВУ во входной регистр RIO и выдаёт в следующем такте в контроллер ВУ сигнал HLT=1, по которому контроллер прекращает передачу данных.

Команда OUT также выдаёт на ШВУ адрес внешнего устройства и сигнал write=1. Каждое ВУ при обнаружении сигнала write считывает с ШВУ номер порта и сравнивает его со своим. В случае совпадения выбранное ВУ выдаёт в процессор сигнал RDY=1 (готовность) и принимает в следующем такте с ШВУ 16-ти разрядные данные из процессора, после чего посылает в процессор сигнал RDY=1, по которому процессор прекращает передачу данных.

В обеих командах при выдаче на ШВУ номера порта и истечении определённого интервала времени, в течение которого контроллер не ответил сигналом RDY, происходит неудачное завершение команды, как попытки обращения к неподключенному внешнему устройству.

Так как ВУ обычно работают гораздо медленнее центрального процессора, поэтому для каждого или для группы ВУ необходимо наличие быстродействующего контроллера, который должен быть синхронизирован с центральным процессором.

Теоретически существует возможность обмена процессора с ВУ через общую оперативную память при помощи контроллера прямого доступа к памяти. Контроллер ПДП может быть подключен к общей шине данных и координировать свои действия с арбитром шины (АШ).

3.10 Разработка арбитра шины

Данный блок предназначен для арбитража МД, к которой подключены очередь команд, ОП, КЭШ. Так как МД является для всех этих устройств общим ресурсом, то для ее использования необходимо сначала получить разрешение на захват шины от арбитра шины. Устройства формируют сигналы запроса, которые поступают на вход арбитра шины. Арбитр шины с помощью схемы приоритетов выделяет самый приоритетный из сигналов и выдает в самое приоритетное устройство ответный сигнал на подтверждение захвата. ОК имеет наивысший приоритет, по сравнению с КЭШ. Когда шина занята, арбитр не разрешает захватывать шину другим устройствам, до момента её освобождения.

4. Разработка граф-схем алгоритмов работы микропроцессора

4.1 Разработка блока формирования эффективного и физического адреса

По техническому заданию, при разработке процессора необходимо предусмотреть работу с различными видами адресации.

В данном курсовом проекте используется десять видов адресации и для каждого из них свой алгоритм формирования логического адреса, что говорит о необходимости введения схем формирования эффективного адреса (СФЭА). Данные схемы входят в состав блока формирования физического адреса (БФФА), но для наглядности рассмотрим их по отдельности.

Структура СФЭА приведена на рисунке 18.

Она включает в себя:

· КС - комбинационные схемы, на выходах которых, в зависимости от управляющего сигнала можно получить либо входной сигнал, либо ноль;

· RG - регистры для промежуточного хранения информации, в том числе ЭА;

· SM - сумматор, применяемый для вычисления эффективного адреса при всех видах адресаций, в которых задействованы данные из индексных и базового регистров, а так же смещение.



Рисунок 18 - Структурная схема СФЭА

Схема формирования физического адреса преобразует эффективный адрес (ЭА) в физический адрес ОЗУ и организует защиту памяти.

Структура СФФА приведена на рисунке 19.

В СФФА входят:

· четыре 20-разрядных сегментных регистра CS, DS, ES, SS, в которых в реальном режиме хранятся 6 разрядов базового адреса сегментов, а в защищенном режиме - 13-разрядный индекс сегмента;

· четыре 64-разрядных регистра дескрипторов сегментов RgDSi (теневые регистры сегментных регистров CS, DS, ES, SS);

· 32-разрядный регистр GDTR, в котором хранится 19-разрядный базовый адрес таблицы дескрипторов (ТД) и размер ТД в дескрипторах (13 бит);

· схемы сравнения и логические элементы для контроля прав доступа к сегменту;

· сумматоры для формирования ФА;

· мультиплексор, для возможности формирования на выходе как ФА операндов, так и ФА дескриптора в памяти и ФА для реального режима.

Вычисление физического адреса выполняется за один такт. Так сначала вычисляется эффективный адрес, который записывается в регистр ЭА и с некоторой задержкой поступает на СФФА.

В зависимости от управляющих сигналов, на выходе СФЭА можно сформировать эффективные адреса для следующих видов адресаций:

· прямая (и ей аналогичные) - адрес из регистра (выборка из ОК) напрямую подаётся на вход сумматора через комбинационную схему КС1 и пропускается через регистр ЭА, причем КС2 блокирует выходы Rg2, и затем через сумматор и мультиплексор (для защищенного режима), либо напрямую на мультиплексор подается для записи в регистр физического адреса;

· все виды базовой или индексной адресаций - первоначально в регистр Rg1 записывается смещение из базового или индексного регистра, а после происходит сложение содержимого регистра со смещением (подается с буферного регистра из ОК) и формирование физического адреса аналогично тому, как указано выше;

· все виды базово-индексной адресаций - выполняется аналогично базовой или индексной, но появляется ещё один такт, в котором смещение с базового регистра первоначально пропускается через Rg1, складывается сумматором со смещением и фиксируется в Rg2. На следующем такте смещение из индексного регистра загружается в Rg1, и в последующем такте происходит вычисление ЭА и ФА. Для корректного выполнения этих действий на регистры ЭА и ФА управляющие сигналы подаются с необходимой задержкой;

· помимо вычисления адреса для заданных адресаций БФФА формирует адрес дескриптора конкретного сегмента. Вся необходимая функциональная часть приведена ниже.

Формирование ФА без использования таблицы дескрипторов (реальный режим) происходит конкатенацией 6-разрядного селектора и 20-разрядного смещения на входе БФФА.

Формирование ФА с использованием таблицы дескрипторов (защищённый режим) осуществляется суммированием базового адреса из соответствующего теневого регистра дескриптора и 13-разрядного индекса сегмента.

Рисунок 19 - Структурная схема БФФА

Обеспечение защиты памяти (рисунок 20) осуществляется при загрузке сегментных регистров новыми значениями и формировании ФА в защищённом режиме, в ходе которых производятся следующие проверки:

· проверка поля индекса селектора на допустимость по размеру доступа к таблице GDT, индекс селектора должен быть не больше предела;

· для сегментных регистров данных (DS, ES) тип дескриптора должен разрешать выполнение/считывание из сегмента, т.е. не допускаются только выполняемые сегменты, когда данные в виде констант размещаются в сегменте кода CS. SOds - сигнал сегментной ошибки при обращении к сегменту данных;

· сегмент кода должен быть обязательно исполняемым (программой).

SOcs - сигнал сегментной ошибки при обращении к сегменту кода;

Acs - признак того, что загрузка селектора будет выполняться в регистр сегмента кода CS (сигнал состояния ЦП);

· для сегментов стека должны быть разрешены операции чтения и записи.

SOss - сигнал сегментной ошибки при обращении к сегменту стека;

· контроль атрибутов сегментов данных по чтению.

· контроль атрибутов сегментов данных по записи (кроме сегмента стека, в который запись всегда разрешена):

· контроль сегмента по размеру:

Код ошибки записывается в поле ERR слова состояния ПР, которое включает в себя следующие данные (рисунок 18):

7	6	5	4	3	2	1	0
ErSelR	Sop	Sods	Soss	Socs	Err	Erw	ErSegR

Рисунок 20 - Поле Er слова состояния ПР

где

· ErSelR - проверка поля индекса селектора на допустимость по размеру доступа к таблице GDT;

· Sop - сигнал сегментной ошибки при обращении к сегменту, защита по типу сегмента;

· Sods - сигнал сегментной ошибки при обращении к сегменту данных;

· Soss - сигнал сегментной ошибки при обращении к сегменту стека;

· Socs - сигнал сегментной ошибки при обращении к сегменту кода;

· Erw - контроль атрибутов сегментов данных по записи (кроме сегмента стека, в который запись всегда разрешена);

· Err - контроль атрибутов сегментов данных по чтению ;

· ErSegR - контроль сегмента по размеру.

Данные на вход DI2 БФФА поступают с ШД1, а на вход DI1 с выхода буферного регистра RgD2, результирующий физический адрес поступает на буферные регистры адреса.

4.2 Разработка ГСА командного цикла микропроцессора

При включении питания процессора (ПР), его работа начинается с процедуры инициализации устройств. В ходе инициализации ПР переводится в реальный режим, на УУ ступеней подаются сигналы сброса, очищаются регистры (РОН, сегментные и некоторые другие вспомогательные регистры), осуществляется установка IP и CS в исходное состояние, производится начальная установка PSW, обнуляется счетчик вложенности прерываний, происходит сброс всех ступеней конвейера, начинает заполняться ОК.

После инициализации начинается командный цикл ПР. ГСА КЦ ПР приведена в приложении Б.

Производится запуск первой ступени. Если ОК не пуста, то очередная команда уже считана, начинается её анализ. В зависимости от длины команды изменяются внутренние счетчики ОК, указатель команд IP, и управляющая часть команды записывается в регистр RgK, а данные - в буферный регистр RgD1. Далее производится дешифрация управляющей части команды и информация из БДШК и RgD1 заносится в буферные регистры для последующего её использования на других ступенях конвейера. В конце работы первой ступени анализируются сигналы останова и аппаратного прерывания и КЦ ПР либо завершается, либо продолжается. В ОК есть свое УУ, которое инициирует пополнение очереди команд. Пополнение происходит параллельно выборке команды и практически не влияет на быстродействие.

На второй ступени осуществляется вычисление физического адреса (ФА) и выборка операндов. В зависимости от вида адресации, операнд выбирается либо из РОН (при регистровой адресации), либо из буферного регистра RgD3 (при непосредственной адресации), либо из КЭШ (с предварительным вычислением физического адреса). Для вычисления ФА в БФФА предварительно подаётся необходимая информация. Подача смещения производится из RgD2 на вход DI1, а базы или индекса из РОН на вход DI2 БФФА. Вычесленный ФА записывается в RgA2. Для двухадресных команд выбранные операнды записываются на входы RgDI1 и RgDI2 операционного устройства, для одноадресных - на вход RgDI1 ОУ. Для одноадресных команд при прямой адресации анализируется тип операции. Если это не арифметико-логическая операция, выборка операнда из КЭШ не производится. В конце работы происходит перезапись буферных регистров и установка триггера готовности данных второй ступени.

На третьей ступени, осуществляется непосредственное выполнение команд и запись результата. Начальный адрес подмикропрограммы (ПМП), а также размер операндов находятся в регистре RgU3. Осуществляется выполнение определенной операции. В случае арифметико-логической операции производится запись результата либо в РОН, либо в КЭШ. В конце работы производится установка триггера готовности данных третей ступени.

5. Расчетная часть

5.1 Расчёт быстродействия

Быстродействие - это величина обратная среднему времени выполнения операции:

, (1)

где T - время выполнения операции.

Время выполнения операции можно определить по формуле 2:

T = M*t, (2)

где M - среднее число тактов,

t - длительность тактового периода.

При конвейерном выполнении операций время выполнения операции определяется как максимальное время выполнения на ступени конвейера:

T = max {Тст1,Тст2 },(3)

где Тст1,Тст2 - время выполнения команды на каждой ступени.

Время такта вычисляется как максимальное из задержек на какой-либо цепи. В процессоре наименее быстродействующими являются ОУ и УУ2.

Т_АЛУОУ=Твс2+Трг,

где Твс2 =Тд,р+Тр,р+Тр,с+Тс,у

Тд,р - время распространения сигнала от входов до выходов P G ВС2 (22 нс)

Тр,р - время распространения сигнала от входов P G до выходов P G ВР1(5 нс)

Тр,с - время распространения сигнала от входов P G до выходов Сх ВР1(6 нс)

Тс,у - время распространения сигнала от входов С0 до выходовY ВС2 (20 нс)

Трг - время задержки на регистре (5нс)

Т_ОУ ? 58 нс

Туу =Тмку + Тику+Тбупм + Тпзу,

где Тмку - время задержки на мультиплексоре кода условия (7 нс);

Тику - время задержки на инверторе кода условий (5 нс);

Тбумп - время задержки на БУПМ (27 нс);

Тпзу - время задержки на ПЗУ (22 нс).

Туу ? 61 нс

Т = Tрмк + max { Tоу, Туу } + Tги

Трмк - время задержки на регистре РМК (5 нс)

Tги - время тактового импульса системного тактового генератора КМ1804ГГ1

Исходя из этого, вычислим длительность тактового импульса:

Т = 5+61+5=71 нс

Таким образом время такта выбрана задержка T=71нс.

Определим среднее число тактов М.

Для расчета используются характеристики, приведенные в таблице 22, таблице 23 и таблице 24. При вычислении быстродействия предполагается, что процессор находится в защищённом режиме, не учитывается вероятность возникновения аппаратных прерываний. Вероятность промаха в кэш-памяти при чтении и записи в ОЗУ - 5%.

Таблица 22 - Вероятности видов адресации для двухадресных команд

Способ адресации	Вероятность, %
РЕГ <-> НО	10
[РЕГ] <- НО	10
РЕГ <-> РЕГ	20
[РЕГ] <-> РЕГ	10
[А] <-> РЕГ	30
[И]+С <-> РЕГ	3
[Б]+C <-> РЕГ	3
[Б]+[И] <-> РЕГ	2
[Б]+[И]+С <-> РЕГ	2
[Б]+[И++] <-> РЕГ	5
[Б]+[И--] <-> РЕГ	5

Таблица 23 - Вероятности видов адресации для одноадресных команд

№	Способ адресации	Эффективный адрес	Вероятность
1	Непосредственная	-------------	10%
2	Регистровая	-------------	15%
3	Косвенная регистровая	ЕА:=[РЕГ]	25%
4	Относительная прямая	ЕА:=См	10%
5	Базовая со смещением	ЕА:=Б+См	10%
6	Индексная со смещением	ЕА:=И+См	10%
7	Базово-индексная	ЕА:=Б+И	3,75%
8	Базово-индексная со смещением	ЕА:=Б+И+См	3,75%
9	Базово-индексная автоинкрементная	ЕА:=Б+И+	6,25%
10	Базово-индексная автодекрементная	ЕА:=Б+И-	6,25%

Таблица 24 - Вероятности форматов команд

Типы команд	Вероятность
	Двухадресные	Одноадресные
Операции пересылки	20%	20%
Арифметические простые операции	25%	25%
Арифметические сложные операции	5%	5%
Логические операции и сравнения	10%	10%
Передача управления	30%
Прочие	10%

№	Формат команды	Вероятность (%)
1	Двухадресные	50
2	Одноадресные	40
3	Безадресные	10

Время выполнения ступеней конвейера и отдельных команд рассчитываются по ГСА с учетом вероятностей.

Время выполнения ступеней конвейера и отдельных команд рассчитываются по ГСА с учетом вероятностей.

Время работы первой ступени:

Тст1=2*t = 2 * 71 нс = 142 нс

Время работы второй ступени:

Т_ст1 = P_{ДВУХАДР}*(P_РЕГ-НО*t+ P_{[РЕГ]-НО} *(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_{РЕГ-РЕГ} *t+

P_{[РЕГ]-РЕГ} *(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[А]-РЕГ *(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_{[И]+С-РЕГ}

*(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_{[Б]+C-РЕГ} *(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_{[Б]+[И]-РЕГ}

*(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_{[Б]+[И]+С-РЕГ} *(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[Б]+[И++]-

_РЕГ*(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[Б]+[--И]-

_РЕГ*(t+P_П*t_КЭШ+P_НП*t_ОП))+P_{ОДНОАДР}*(P_[A]

*(t+(P_П*t_КЭШ+P_НП*t_ОП)*P_ЧКЭШ+1*P_ЧРОН)+ P_[РЕГ] *

(t+P_П*t_КЭШ+P_НП*t_ОП)+P_РЕГ

*(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[И]+С *(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[Б]+C

*(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[Б]+[И] *(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[Б]+[И]+С

*(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[Б]+[И++] *(t+P_П*t_КЭШ+P_НП*t_ОП)+ P_[Б]+[--И]

*(t+P_П*t_КЭШ+P_НП*t_ОП))

где P_{РЕГ-РЕГ} - вероятность выполнения соответственно указанной адресации;

P_{ДВУХАДР} - вероятность двухадресной команды;

P_{ОДНОАДР} - вероятность одноадресной команды;

P_П - вероятность попадания в КЭШ;

P_НП - вероятность промаха в КЭШ;

t_КЭШ - время считывания из КЭШ;

t_ОП =17 - время считывания в случае промаха.

Таким образом, общее время с учетом вероятностей:

Т_ст1=0,5*(0,1*2*71+0,1*(3*71+(0,95*15+0,05*150))+0,2*2*71+0,1*(3*71

+(0,95*15+0,05*150))+0,3*(3*71+(0,95*15+0,05*150))+0,03*(3*71+(0,95

*15+0,05*150))+0,03*(3*71+(0,95*15+0,05*150))+0,02*(4*71+(0,95*15+

0,05*150))+0,02*(4*71+(0,95*15+0,05*150))+0,05(4*71+(0,95*15+0,05*1

50))+ 0,05*(4*71+(0,95*15+0,05*150)))+

0,4*(0,1*(3*71+(0,95*15+0,05*150))+0,15*(3*71+(0,95*15+0,05*150))+0

,1*(2*71+(0,95*15+0,05*150))+0,1*(3*71+(0,95*15+0,05*150))+0,1*(3*7

1+(0,95*15+0,05*150))+0,1*(3*71+(0,95*15+0,05*150))+0,0375*(4*71+

(0,95*15+0,05*150))+0,0375*(4*71+(0,95*15+0,05*150))+0,0625*(4*71+

(0,95*15+0,05*150))+ 0,0625*(4*71+(0,95*15+0,05*150)) = 148 нс

Время работы третьей ступени:

Тст2 = Pоп*(t+Pрон*tрон+ Pкэш*(Pп*tп+Рнп*tнп))+ Pапо*

( t+Pрон*tрон+ Pкэш*( t+Pп*tп+Рнп*tнп))+ Pасо*16*( t+Pрон*tрон+

Pкэш*(Pп*tп+Рнп*tнп))+ Pло*( t+Pрон*tрон+ Pкэш*(Pп*tп+Рнп*tнп))+

Pпу*9*t+ Pпр*t+ Pбезадр, где

Pоп - вероятность операции пересылки

Pапо - вероятность арифметические простой операции

Pасо - вероятность арифметические сложной операции

Pло - вероятность команды логические операции и сравнения

Pпу - вероятность команды передача управления

Pпр - вероятность прочей команды

Pбезадр - вероятность безадресной команды

Pрон - вероятность записи в РОН

Pкэш - вероятность записи в КЭШ

Pкэш - вероятность записи в КЭШ

Таким образом, общее время с учетом вероятностей:

Тст2=0,2*(71+0,8*5+0,2*(0,95*15+0,05*150))+0,25*(71+0,8*5+0,2*

(0,95*15+0,05*150))+0,05*16(71+0,8*5+0,2*(0,95*15+0,05*150))+0,1*

(71+0,8*5+0,2*(0,95*15+0,05*150))+0,3*5*71+0,1*71+0,1*71=153

Следовательно:

T = max {Тст1,Тст2,Тст3} = max {142; 148;153} =153 нс -время работы третьей ступени.

V = 1/T = 1/153 нс = 6,535*10⁶ оп/сек.

5.2 Расчёт надёжности аппаратуры процессора

Расчет надежности аппаратуры прерывания приведен в таблице 25.

Таблица 25 - Расчёт надёжности аппаратуры прерывания

Элемент	К-во (N)	Инт. отказа (л*10-6)	Нагрузка (R)	L=N* л +R*N* л
БИС	21	0,200	0,5	6,3
Резистор	1	0,040	1	0,08
Конд. керамический	21	0,020	1	0,84
Конд. электролитич.	1	0,040	1	0,08
Проводник	350	0,001	1	0,7
Разъем	124	0,1	1	24,8
Пайка	612	0,004	1	4,89
Итого				37,7

1) Суммарная интенсивность на отказ L = 37,7*10^-6 1/час.

2) Среднее время наработки на отказ составляет:

Tо = 1/L

То = 26525 часов

3) Вероятность безотказной работы за год:

P(t) = exp(-L*t),где t = 1000 часов

P(1000) = 0,955

Расчет надежности БФФА приведен в таблице 26.

Таблица 26 - Расчёт надёжности БФФА

Элемент	К-во (N)	Инт. отказа (л*10-6)	Нагрузка (R)	L=N*л+R*N*л (*10-6)
БИС	15	0,2	0,5	3,6
Регистр	7	0,15	0,5	2,7
Мультиплексор	5	0,15	0,5	0,67
Пайка	2966	0,001	1	5,93
Конд. керам.	7	0,02	0,1	0,15
Конд. электр.	1	0,04	0,1	0,04
Проводники	1614	0,001	1	3,23
Разъём	124	0,1	1	24,8
Итого				41,122

1) Суммарная интенсивность на отказ L = 41,12*10^-6 1/час.

2) Среднее время наработки на отказ составляет:

Tо = 1/L

То = 24317 часов

3) Вероятность безотказной работы за 1000 часов:

P(t) = exp(-L*t),где t = 1000 часов

P(1000) = 0,961

5.3 Расчет потребляемой мощности

Приблизительный расчет потребляемой мощности АП приведен в таблице 27.

Таблица 27 - Расчет потребляемой мощности АП

Микросхема	Кол-во, (шт)	Iпотр., (мА)
КР1804ВН1	3	305
КР1804ВР3	1	24
КP1533ИЕ7	1	22
КР1533ИД4	1	7
КР1533ЛН1	1	4
КР1533ЛА1	2	2
КР1531ИМ6	6	55
КР1533КП11	6	12
ИТОГО:	21	1378

Потребляемый ток Iпотр=1,378 А

Потребляемая мощность Pпотр= Iпотр* Uпит = 1,378 А* 5B=6,89 Вт

Приблизительный расчёт потребляемой мощности БФФА приведён в таблице 28.

Таблица 28 - Расчёт потребляемой мощности БФФА

Микросхема	Кол-во, (шт)	Iпотр., (мА)
КР1533ИР24	50	32*50
К555ИМ5	26	75*26
КР1533КП15	7	10*7
КР1533ЛИ2	5	4*5
КР1533ЛЛ1	2	5*2
КР1533ЛН1	3	4*3
Итого:		3662

Потребляемый ток Iпот = 3,662 А,

Потребляемая мощность Pпот= Iпотр* Uпит= 18,31Вт.

6. Разработка подпрограммы вычисления функции

По техническому заданию необходимо предусмотреть вычисление функций:

Вычисления производятся на основе чисел с ПЗ с помощью математического сопроцессора, используя операции сложения, умножения и деления чисел с ПЗ. Операнд передается в регистре аккумуляторе (ЕAX), и в этом же регистре возвращается результат. Вычисление функции производится путем ее разложения в ряд. Проведя анализ различных способов разложений в ряды (Лорана, Тейлора, Фурье, Маклорена), очевидно, что данные функции наиболее просто раскладывается в ряд Тейлора. Разложение в ряд Лорана громоздко и сложно реализуемо программно, ряд Фурье наиболее подходит для тригонометрических функций, а ряд Тейлора более универсален, прост в реализации, ориентирован на степенные функции. Для функции ряд Тейлора преобразуется в ряд Малорена.

Ряд Тейлора:

Ряд Маклорена :

при этом действует ограничение :

Ряд и целевая функция вычисляются последовательно итерационным способом. Признаком окончания вычислений является получение нового слагаемого ряда, равного машинному нулю. Значение принимается за константу (С). Поделив последующие члены на предыдущие, находим приращение на шаге итерации (Р):

, для

Пример процедуры вычисления функции

FMOV ST0,EAX

FDECST0

FMOVST1,0

FMOVST2,C

FMOVST3,1 инициализация регистров

FMOV ST4,0

FMOVST5,0

FMULST2,ST0

FADD ST5,ST2 вычисление первого члена ряда

M6:FINCST3

FINCST4

FCMPST1,0

JEM1увеличение счётчиков (n и (n-1))

FDECST1смена знака члена ряда

JMPM2

M1:FINCST1

M2:FMULST2,ST0

FMULST2,ST4 вычисление следующего члена ряда

FDIVST2,ST3

JZEXITточность достигнута (машинный нуль)

FCMPST1,0

JZM3

FSUBST5,ST2 прибавление или вычитание

JMPM4вычисленного члена ряда

M3:FADDST5,ST2

M4:JMPM6

EXIT:FMOVEAX,ST5загрузка результата в EAX

FMULEAX, EBX

RETвозврат из процедуры

Заключение

В результате проектирования разработан процессор, имеющий следующие характеристики:

быстродействие - 4 млн. оп/сек;

объём ОЗУ -256 Мбайт;

ширина выборки из памяти - 64 бит;

время доступа к ОЗУ 150 нс.

форматы данных с ФЗ - 8, 16, 32 разряда;

форматы данных с ПЗ - 64 разряда;

количество прерываний - 13

максимальная глубина вложенности - 5;

виды адресации - не менее 5

Разработаны структурные схемы процессора, КЭШ-памяти, ОЗУ, БФФА, ОК, ГСА командного цикла процессора. Проведены расчеты потребляемой мощности, надежности и номинального быстродействия.

Полученные в результате проектирования характеристики удовлетворяют техническому заданию.

операционное устройство арифметический микропроцессор

Перечень сокращений

АЛУ - арифметико-логическое устройство

АП - аппаратура прерываний

БА - базовый адрес

БФФА - блок формирования физического адреса

ГСА - граф-схема алгоритма

ТД - таблица дескрипторов

ДК - дополнительный код

КОП - код операции

КЦ - командный цикл

КЭШ - кэш-память

ЛА - логический адрес

МА - магистраль адреса

МД - магистраль данных

НО - непосредственный операнд

ОЗУ - оперативное запоминающее устройство

ОК - очередь команд

ОУ - операционное устройство

ПА - признак адресации

ПЗ - плавающая запятая

ПК - прямой код

ППОП - подпрограмма обработки прерывания

ПР - процессор

РК - регистр команд

РОН - регистр(ы) общего назначения

СоПР - сопроцессор

ТД - таблица дескрипторов

ТЗ - техническое задание

УУ - устройство управления

УУП - устройство управления памятью

ФА - физический адрес

ФЗ -фиксированная запятая

ФИА - формирование исполнительного адреса

УУ - устройство управления

ШВУ - шина внешних устройств

Библиографический список

1. Страбыкин Д.А., Бакшаев А.М. Практикум по микропроцессорным устройствам с использованием диалоговых систем управления. - Горький, изд. ГГУ, - 1989. - 105 с.

2. Каган Б.М. Электронные вычислительные машины и системы: Учеб. пособие для вузов. - 3-е изд., перераб. и доп. - М.: Энергоатомиздат, 1991. - 592 с.

3. Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Cправочник: в 2 т. / под ред. В. А. Шахнова. - М.: Радио и связь, 1988. - Т. 2. - 368 с.

4. Бакшаев А.М. Организация памяти ЭВМ: Учебн. пособие.-Киров: ВятГТУ, 2000.-140 с.

5. Цилькер Б. Я., Орлов С. А. «Организация ЭВМ и систем» - СПб.:Питер, 2004г.

Приложение А

(обязательное)

Схема структурная процессора

Приложение Б

(обязательное)

ГСА командного цикла процессора

ГСА работы первой ступени

ГСА работы второй ступени

ГСА работы третьей ступени

Приложение В

Схема функциональная аппаратуры прерываний

Приложение Г

Схема функциональная блока формирования эффективного и физического адреса

Размещено на Allbest.ru

...