Разработка принципиальных схем блоков УЗО

????????? ?? http://www.allbest.ru/

Содержание

Введение

1. Разработка структурной схемы устройства защиты от ошибок

1.1 Выбор способа защиты

1.2 Выбор помехоустойчивого кода

1.3 Разработка формата сообщения

1.4 Выбор способа фазирования по циклу

1.5 Синтез алгоритма функционирования и разработка структурной схемы УЗО

2. Разработка принципиальных схем блоков УЗО

2.1 Выбор элементной базы

2.2 Разработка принципиальной схемы генератора тактовых импульсов

2.3 Разработка принципиальной схемы блока преобразования информации

2.4 Разработка принципиальной схемы кодирующего устройства

2.5 Разработка принципиальной схемы устройства фазирования по циклу

2.6 Разработка принципиальной схемы формирователя номера блока

2.7 Разработка принципиальной схемы устройства управления

2.8 Разработка принципиальной схемы блока регулирования

2.9 Разработка принципиальной схемы буферного накопителя

Заключение

Список литературы

Введение

Современные системы передачи данных содержат большое количество составных частей. На них возлагается много узкоспециализированных задач для нужной работы всего устройства.

Важное место в системе обмена информации занимают технические средства, осуществляющие передачу данных (ООД) между системным оборудованием данных по каналам связи с заданными качественными характеристиками. В роли ООД в информационной системе выступают ЭВМ, устройства ввода-вывода информации, цифровые измерительные приборы и т.д. Технические средства обмена и передачи информации включают в себя аппаратуру передачи данных (АПД) и устройствами сопряжения между ООД и каналами передачи данных.

В системах с обратной связью (ОС) имеется возможность получить по обратному каналу электросвязи информацию о конкретном характере ошибок и каждом отдельном отрезке сообщения и по мере его передачи изменять вводимую избыточность и режим приёма сигналов. В результате такого метода передачи сигналов данных можно существенно повысить верность обмена данными при большей средней скорости передачи или меньшей задержке сообщений.

Значительный выиграш в системах с ОС достигается при независимости ошибок в прямом и обратном каналах и в случае использования обратного канала, характеризуемого значительно меньшей вероятностью ошибочного приёма сигналов, чем в прямом канале. Построение системы с ОС часто облегчается тем, что между двумя пунктами как правило иметься двухсторонняя связь.

Одним из блоков системы передачи данных является устройство защиты от ошибок. Оно есть как в приёмной стороне так и в передающей.

Устройство защиты от ошибок должно выполнять все возложенные на него функции, работа его соответствовать его техническим требованиям, иметь быстродействие не ниже заданного.

В данной курсовой работе мы будем проектировать устройство защиты от ошибок, которое входит в состав системы передачи данных. Практическая реализация разрабатываемого устройства должна предполагать оптимальный подбор реальных микросхем, а также аналоговых элементов. Основными критериями подбора являются: обеспечение необходимого быстродействия системы, низкого энергопотребления, а также минимальная стоимость УЗО.

помехоустойчивый алгоритм узо генератор

1. Разработка структурной схемы устройства защиты от ошибок

1.1 Выбор способа защиты

Основным способом повышения верности передачи дискретных сообщений является введение в передаваемую последовательность избыточности с целью обнаружения и исправления ошибок в принятой информации. Все устройства защиты от ошибок (УЗО) делятся на две группы: симплексные (без обратной связи) и дуплексные (с обратной связью).

В симплексных (односторонних) УЗО повышение верности может быть достигнуто тремя способами: путем многократного повторения символов; одновременной передачей одной и той же информации по нескольким параллельным каналам; применением кодов, исправляющих ошибки.

К дуплексной группе УЗО относятся устройства, в которых повышение верности передаваемой информации достигается за счет введения обратной связи. Они, в свою очередь делятся на системы с решающей (РОС), информационной (ИОС) и комбинированной (КОС) обратной связью. Сущность повышения верности в этих системах состоит в том, что при обнаружении искажений в передаваемом сообщении происходит запрос блока, в котором один или несколько неправильно принятых знака. В системах с РОС передаваемые данные кодируются избыточными кодами, позволяющими обнаружить одиночные ошибки или пачки (группы) ошибок. Решение о необходимости повторения блока информации, в котором обнаружена ошибка, принимается приемником на основании анализа поступившей последовательности. В случае обнаружения в принятом блоке ошибок он стирается и по каналу обратной связи (ОС) приемная станция посылает сигнал «Запрос», на основании которого передатчик повторно выдает этот же блок. При безошибочном приеме блока данные поступают потребителю, а по каналу ОС передается сигнал «Подтверждение».

В УЗО с ИОС нет необходимости вводить избыточность в передаваемые данные. Двоичная последовательность, зафиксированная приемником, запоминается и затем по каналу ОС передается вся или в виде укороченной кодовой комбинации, содержащей определенные признаки всей последовательности, на передающую сторону. Полученная по каналу ОС информация анализируется передающей станцией, которая по результатам анализа принимает решение о передаче следующего блока либо о повторении ошибочно принятого. Это решение сообщается на приемную сторону и на его основании полученная информация выдается потребителю или стирается.

УЗО с КОС представляют собой сочетание информационной и решающей ОС. В них решение о необходимости повторной передачи может приниматься как на передающей, так и на приемной сторонах, а по каналу обратной связи могут передаваться информационные элементы или сигналы «Запрос» и «Подтверждение».

В процессе проектирования УЗО должны быть заданы следующие параметры: вероятность ошибочной регистрации знака Pкк ; скорость передачи дискретной информации V; допустимое время задержки выдачи сообщения потребителю tз; время готовности к передаче (время фазирования по циклу) tф; вероятность ложного запуска приёмного устройства Pлф; вероятность ошибочной регистрации единичного элемента Pо; характер группирования ошибок и тип канала связи.

Одной из главных задач проектирования УЗО является выбор способа защиты от ошибок, который при минимальных затратах обеспечит выполнение поставленных требований. Под затратами подразумевается не только стоимость аппаратуры, но и необходимые полоса частот (требуемое число каналов связи), время на передачу сообщения, а также стоимость обслуживания устройства в процессе эксплуатации.

При наличии дуплексных каналов связи в большинстве случаев целесообразно использовать УЗО с ОС. Устройства с информационной ОС позволяют обнаруживать ошибки практически любой кратности, но к каналу обратной связи предъявляются такие же требования, как и к прямому. Поэтому УЗО с ИОС наиболее эффективно могут быть использованы при скорости передачи 300/200 бит/с, так как устройства преобразования сигналов (УПС) для такой скорости образуют в полосе канала тональной частоты два идентичных двунаправленных дискретных канала. Если передача данных должна осуществляться на скорости 600 бит/с и выше, то эффективность использования канала связи УЗО с ИОС снижается и в этом случае для повышения помехоустойчивости передачи символов следует применять УЗО с РОС.

При снижении качества канала связи в системах с ОС время задержки сообщения резко увеличивается, а в худшем случае выдача информации потребителю может вообще прекратиться. Чтобы не допустить этого, на каналах низкого качества целесообразно совмещать методы повышения верности передачи информации. Например, при хорошем состоянии канала УЗО работает с ОС, а при его ухудшении переходит в режим односторонней передачи с исправлением ошибок.

Исходя из всего выше изложенного можно сделать вывод, что для данного задания эффективно использовать канал связи УЗО с РОС, так как передача данных должна осуществляться на скорости 2400 бит/с.

1.2 Выбор помехоустойчивого кода

Выбирая помехоустойчивый код, прежде всего, необходимо учитывать его корректирующую способность, которая зависит от кодового расстояния d, численно равного минимальному числу элементов, которыми отличается любая кодовая комбинация от другой. В общем случае:

d = tо + tи +1, (1.1)

где tо и tи -- число обнаруживаемых и исправляемых ошибок соответственно, причём обязательно tо ? tи.

Если код только обнаруживает ошибки, то

d = tо +1, (1.2)

а в случае только исправления ошибок

d = 2tи +1 (1.3)

Количество проверочных элементов r корректирующего кода зависит от вида кода, а число информационных элементов

k = n - r , (1.4)

где n -- длина двоичной последовательности, кодируемой помехоустойчивым кодом. Отношение r к n называют коэффициентом избыточности кода.

Код с проверкой на чётность - один из простых кодов, позволяющий обнаруживать одиночные ошибки.

Он образуется путём добавления к передаваемой комбинации, состоящей из k информационных символов неизбыточного кода, одного контрольного бита так, чтобы общее число количества единиц в передаваемой комбинации было чётным. В итоге общее число элементов в передаваемой комбинации n=k+1.

На приёмной стороне проводят проверку на чётность.

При чётном числе единиц предполагается, что ошибок нет, и потребителю выдаётся k бит, а контрольный элемент отбрасывается.

Вероятность необнаруженных ошибок для кода с проверкой на чётность зависит от длины блока n и вероятности ошибочного приёма единичного элемента P0.

Pkk=, (1.5)

C!/(l!(n-l)!), (1.6)

где Сln- число сочетаний из n по k.

пусть k=640, тогда

Для обеспечения данной вероятности ошибки количество информационных символов в сообщении k=640 бит, что составляет 80 байт.

1.3 Разработка формата сообщения

В процессе разработки СПД необходимо УЗО спроектировать так, чтобы обеспечить требуемую помехоустойчивость при максимальной эффективной скорости передачи данных. Помехоустойчивость и эффективная скорость зависят от избыточности передаваемых сообщений, причем с увеличением избыточности помехоустойчивость повышается, а эффективная скорость падает. Для блочных разделимых кодов, при которых кодирование и декодирование осуществляются независимо для каждой кодовой комбинации (блока), избыточность R определяется по формуле:

, (1.7)

где k -- количество информационных элементов;

nб -- общее число элементов в блоке;

r -- число проверочных элементов.

Эффективная скорость передачи информации Vэф при этом равна:

, (1.8)

где V-- скорость передачи, бит/с, численно равная для двоичных систем скорости модуляции .

В реальных СПД эффективная скорость будет меньше за счет передачи в канале, кроме r проверочных элементов, дополнительной служебной информации, состоящей из nсл бит, то есть:

, (1.9)

В системах с обратной связью эффективная скорость еще больше снижается за счет повторной передачи искаженных блоков. В этом случае Vэф определяется по формуле:

, (1.10)

где Nб -- общее число переданных блоков за сеанс связи; Nпб -- число повторно переданных блоков, зависящее от функции распределения ошибок в интервале времени передачи сообщения и от длины блока, т. е. Nпб = f [Po(t), nб].

Предположим, что ошибки на интервале времени распределены равномерно, а временной интервал между ошибками в среднем превышает длину блока, тогда число повторно переданных блоков определим по формуле:

(1.11)

Величина Nб представляет собой верхнюю границу числа повторно переданных блоков. Следовательно, оценка нижней границы эффективной скорости может быть получена на основе (1.4) с учетом (1.5):

(1.12)

Как видно из (1.6), эффективная скорость зависит от значения вероятности ошибочного приема по единичным элементам Ро, количества проверочных r и служебных nсл бит и от длины блока nб (зависимость от nб нелинейная). Задаваясь рядом значений nб при фиксированных Ро, r и ncл, можно построить график зависимости Vэф от nб и найти оптимальное значение длины блока.

Для повышения эффективности передачи данных метод кодирования следует выбирать таким образом, чтобы заданная помехоустойчивость обеспечивалась при минимальном числе проверочных элементов r, то же относится и к служебным знакам. Величина r зависит от используемого кода, который выбирается исходя из требуемой вероятности ошибочного приема кодовой комбинации Ркк и характера ошибок в дискретном канале.

Передача сообщений от отправителя к получателю обычно осуществляется поблочно. Блок может содержать десятки и сотни символов (кодовых комбинации). Увеличение длины блока ведет к повышению числа проверочных элементов r, однако r увеличивается значительно медленнее nб. Поэтому, если необходимо обеспечить максимальную эффективную скорость передачи информации, то нужно увеличивать длину блока. Оптимальная величина блока определяется из графика зависимости Vэф = ц(nб) при фиксированных Ро , nсл и r (это увеличение длины блока приводит к увеличению задержки выдачи информации получателю и усложняет аппаратурную реализацию СПД).

На практике рекомендуется использовать информационные блоки длиной k бит, выбираемые из ряда 120, 240, 480, 960 бит [5]. Приемлемой эффективной скоростью считается Vэф = (0,90ч0,95)V, бит/с.

С целью предотвращения потери блока или вставки (повторно переданного одного и того же блока) каждому блоку при передаче следует присваивать определенный порядковый номер НБ, а на приемной стороне контролировать соблюдение очередности их поступления. При этом необязательно делать сквозную нумерацию блоков для всего передаваемого массива. Количество номеров должно быть на единицу больше числа повторяемых блоков при обнаружении ошибок, то есть достаточно через определенный цикл (3-6 блоков) циклически повторять эти номера. Например: № 1, № 2, № 3, № 4, № 1, № 2 и т. д. Это позволит уменьшить число элементов nN, выделяемых для кодирования номеров блоков.

Кроме НБ в блок могут быть введены комбинации, обозначающие начало НТ и конец КТ блока, состоящие из nн и nк бит соответственно. Эти комбинации для кода, используемого для передачи данных [5], имеют стандартные значения: НТ - 0000010 и КТ - 0000011. Во многих практических случаях знаки НТ и КТ вводят в состав информации, формируемой отправителем, и нет необходимости формировать их в СПД. Тогда признаком начала блока может быть комбинация НБ, а прием номера следующего блока свидетельствует об окончании предыдущего.

В состав служебных символов блока может входить фазирующая кодовая комбинация (ФК), состоящая из l единичных элементов, которая служит для обеспечения синхронного переключения передающего и приемного распределителей. Таким образом, формат блока сообщения в канале связи имеет вид, показанный на рис. 1. Количество служебных бит nсл равно сумме nсл = nн+nк+l+nN.

Исходя из всего выше изложенного, примем следующие утверждения:

а) признаком начала блока является комбинация НБ, а прием номера следующего блока свидетельствует об окончании предыдущего;

б) количество номеров блоков должно быть на единицу больше числа повторяемых блоков при обнаружении ошибок, что позволит уменьшить число элементов nN, выделяемых для кодирования номеров блоков;

????????? ?? http://www.allbest.ru/

Рисунок 1 Типовой формат блока сообщения

Так как в данном курсовом проекте характер группирования ошибок независимый, тогда ошибки формируются по одной, следовательно возьмём r=1.

В качестве формулы для расчета эффективной скорости СПД с решающей обратной связью возьмем (1.12).

Оптимальная длина блока может быть найдена путем построения зависимости Vэф/V = ц(nб) при заданных значениях Рпо , r и nсл.

Задаваясь рядом значений nб = 1000, 2000 …, 9000, а также значением nсл = 21, 35, 45 при известном Ро =10-5, и фиксированном r = 1, получим график зависимости Vэф/V = ц(nб), из которого и найдем оптимальное значение длины блока. Расчетная формула будет иметь вид:

Результаты расчетов сведем в таблицу и построим графики Vэф/V = ц(nб) (см. рис. 2).

Таблица 1 Результаты расчетов зависимости Vэф/V = ц(nб)

	500	1000	2000	3000	4000	5000	6000	7000	8000
10	0,97308	0,9790	0,97420	0,96551	0,95569	0,94528	0,93445	0,92327	0,91178
20	0,95318	0,96911	0,96930	0,96228	0,95330	0,94338	0,93289	0,92195	0,91064
30	0,93328	0,95921	0,96440	0,95905	0,95090	0,94149	0,93133	0,92063	0,90950
40	0,91338	0,94931	0,9595	0,95582	0,948	0,939	0,92977	0,91931	0,90836

Рисунок 2 График зависимости Vэф/V = ц(nб)

По графику видно, что оптимальное значение длины блока составляет n=700 бит.

1.4 Выбор способа фазирования по циклу

Устройства фазирования по циклу (УФЦ) служат для определения начала блока информации (цикла) в принимаемой последовательности цифровых сигналов, что необходимо для правильного декодирования сообщения. Фазирование по циклам представляет собой процесс принудительного установления определенного фазового соотношения между распределителями на передающей и приемной сторонах АПД, при котором первый, переданный в канал связи, бит направляется в первую ячейку приемного регистра, второй -- во вторую и т. д. Для осуществления процесса фазирования на приемной стороне необходимо иметь сведения о фазе передающего распределителя. В отличие от поэлементной синхронизации эти сведения необходимо посылать на приемную часть АПД в начале передачи, либо в течение всего сеанса связи. Способы фазирования по циклам можно разделить на две группы.

Безмаркерные (с одноразовым запуском), при которых во время передачи информации фазирующие сигналы (маркеры) не передаются, а фазирование осуществляется за счет выдачи в канал специальной фазирующей последовательности перед началом передачи сообщения и в паузах между передачей отдельных блоков информации.

Маркерные (с непрерывной синхронизацией), при которых в течение всего сеанса связи по каналу совместно с информационными сигналами передаются специальные кодовые комбинации (маркеры), используемые для фазирования АПД по циклу.

Также различают синхронные и стартстопные способы фазирования. В синхронных -- циклы фиксированной длины следуют непрерывно друг за другом, в связи с чем их начало и конец в сфазированном приемнике заранее известны. При стартстопном -- цикл может начаться в произвольный момент времени, а длина его -- быть произвольной. В промежутках между выдачей блоков передающий и приемный распределители находятся на «стопе». Запуск их происходит под действием команды «Старт», подаваемой перед началом блока в канал связи. Команда «Старт» может быть представлена отдельным сигналом или кодовой комбинацией.

Безмаркерное фазирование реализуется несколькими способами:

1) Установление необходимой начальной фазы осуществляется путем передачи пусковых (фазирующих) комбинаций. В системах обмена информацией с обратной связью передаваемый синхроблок, состоящий из специальной фазирующей комбинации и дополненный сигналами типа «точки», которые предназначены для быстрого установления синхронизации по элементам, передается на приемную станцию до тех пор, пока по обратному каналу не будет получено подтверждение установления начальной фазы приемного о распределителя.

2) Фазирование с адресно-пусковыми комбинациями. Такой способ применяется в системах обмена информацией, когда один и тот же канал используется для передачи данных нескольким потребителям, имеющим различные адреса. Фазирующий блок при этом способе дополняется адресной комбинацией, причем к структуре адресной части предъявляются такие же высокие требования по помехоустойчивости, как и к пусковым комбинациям.

Маркерные УФЦ (с непрерывной передачей фазирующих сигналов) в зависимости от вида маркерной комбинации реализуются различными способами:

1) Устройства с явно выраженной фазирующей комбинацией, совместимой с информационными символами, входящими в блок. Под совместимостью понимается возможность появления в информационном блоке группы символов, совпадающих с маркерной комбинацией, причем при сбоях цикловой фазы маркеры могут выделяться из информационной последовательности, что приведет к ложному фазированию.

2) Устройства с явно выраженной фазирующей комбинацией, не совместимой с информационной последовательностью. Такие УФЦ называют устройствами с синхронизирующим префиксом. Кодовая комбинация маркера (префикса) выбирается такой, которая не встречается в информационной последовательности, в том числе при сдвиге ее на любое число разрядов. В системах, использующих этот способ фазирования, в информационный блок следует включать дополнительные элементы, исключающие появление в нем маркерных комбинаций.

3) Использование для циклового фазирования избыточной информации, вводимой для повышения верности передачи. В таких УФЦ при нарушениях синфазности переключения распределителей резко увеличивается количество обнаруживаемых ошибок. Разницу между вероятностью ошибок при синфазной работе и реальной частотой ошибок можно использовать для осуществления фазирования по циклам.

Независимо от способа фазирования любая схема УФЦ должна содержать блок ввода в передаваемую последовательность маркерной комбинации на передающей стороне и блок выделения этой комбинации в приемнике.

Построение УФЦ зависит от многих факторов: количества бит и структуры маркера, способов размещения и передачи фазирующих комбинаций в блоке, способов их селекции и др. В то же время, УФЦ должны быть простыми и надежными в работе, обеспечивать малое время фазирования перед началом передачи информационных сообщений и после перерывов связи, обладать высокой помехоустойчивостью, исключающей установление ложной фазы, незначительно снижать пропускную способность за счет введения фазирующей информации.

В процессе проектирования устройств фазирования по циклам необходимо ответить на следующие вопросы:

1) какой выбрать способ фазирования (маркерный или безмаркерный? синхронный или стартстопный?);

2) применить специальную фазирующую кодовую комбинацию или воспользоваться синхронизирующими свойствами применяемого для повышения достоверности кода?

3) расположить маркерную комбинацию в начале (конце) блока или использовать l циклов для поразрядной передачи каждого бита l-разрядного маркера?

4) какое количество разрядов должно содержаться в маркерной комбинации и какова ее структура?

При непрерывной передаче сообщений или передаче больших массивов информации в результате различных возмущающих воздействий, способных нарушить синфазный режим работы системы, необходимо обеспечить систематический контроль за состоянием фазирующих устройств непрерывной передачей в канал маркерных комбинаций. В таких случаях следует применять маркерный способ фазирования.

Если ошибки в дискретном канале имеют независимый характер, а длина блока составляет более 100 бит, то маркерную комбинацию для более простой аппаратурной реализации целесообразно располагать в начале или в конце блока, а не передавать l-разрядную фазирующую комбинацию за l циклов по одному биту в блоке.

Таким образом применяем маркерный способ фазирования по циклам с одной фазирующей последовательностью в виде цельного блока в начале передаваемого сообщения.

При выборе маркерной комбинации следует иметь в виду, что ее длина оказывает определяющее влияние на вероятности ложного фазирования Рлф и пропуска Рпр. Вероятность Рлф зависит от числа единичных элементов, входящих в блок. Вероятность ложного выделения маркера из информационной последовательности определяется только его длиной и числом информационных элементов, включая избыточные, в передаваемом блоке информации, а вероятность ложной регистрации фазирующей комбинации на пересечении маркерных и информационных элементов блока зависит от структуры маркерной кодовой комбинации. Для уменьшения вероятности ложного выделения маркера при выборе его структуры необходимо учитывать:

1) структура маркерной комбинации не должна быть однородной, например состоящей только из одних единиц;

2) разряды начала и конца ее должны быть различными. Например, маркер вида 1011110 нецелесообразно применять, он имеет одинаковые комбинации (в начале и конце его 10);

3) структура фазирующей комбинации не должна быть строго регулярной, например вида 11110000, так как искажение даже одного разряда может привести к образованию ложной маркерной комбинации, образованной частью ее разрядов, состоящей из (l-1) бит и одного разряда двоичной последовательности, входящей в состав блока. Длину маркерной комбинации целесообразно брать кратной байту или полубайту.

С учетом этих рекомендаций и выбора соответствующей длины маркера можно обеспечить приемлемое значение вероятности ложного фазирования при однократном приеме маркерной комбинации Рлф, которая определяется формулой:

(1.13)

где n--число разрядов в блоке, за исключением фазирующей комбинации, то есть n = nб - l; l -- количество бит в маркерной комбинации.

Тогда

 (1.14)

Задаваясь рядом значений l = 4, 8, 12, …, при известных Рлф зад = 8·10-5 и nб =700, согласно (8), получим ряд значений для вероятности ложного фазирования при однократном приеме маркерной комбинации Рлф, из которых и найдем оптимальное значение длины маркерной комбинации.

Так как длина фазирующей комбинации должна быть кратной байту или полубайту, то принимаем ее равной l = 24 бита.

Итак, нами был выбран синхронный маркерный способ фазирования по циклу с применением маркерной комбинации длиной l = 24 бита, причем она располагается в начале блока. С учетом всех рекомендаций и выбора длины маркера маркерная комбинация будет иметь вид: 1001 1101 0011 0100 1000 1011.

1.5 Синтез алгоритма функционирования и разработка структурной схемы УЗО

Составление алгоритма функционирования является одной из важнейших задач проектирования УЗО. Если реализация УЗО предполагается аппаратно, то разработку алгоритма функционирования целесообразно производить параллельно с разработкой структурной схемы устройства защиты от ошибок. Алгоритм определяет основные функции устройства и последовательность их выполнения, а структурная схема представляет собой его техническую реализацию. При определении основных функций УЗО они будут перечислены в общем виде и перечень их будет неполным, так как очень сложно сразу предусмотреть все возможные режимы работы и ситуации, возникающие в процессе обмена информацией с ООД и передачи данных по каналу связи Для облегчения этой задачи приведем перечень основных функций, которые являются типовыми для всех типов УЗО:

1) начальная установка блоков УЗО;

2) прием, преобразование и контроль информации, поступающей от источника на передающей стороне, и выдача ее потребителю на приемной;

3) обмен управляющими сигналами между отправителем (ООД) и потребителем (УПС);

4) генерирование тактовых импульсов и синхронизация (в случае работы без УПС),

5) групповое фазирование (по циклам);

6) формирование служебных символов начала и конца блока, номера блока, «Подтверждение», «Запрос», «Стирание» и др.;

7) подсчет числа бит в блоке, формирование номеров блоков при передаче и проверка соответствия очередности их поступления на приемной стороне;

8) кодирование и декодирование сообщений;

9) формирование информационных блоков и хранение их в буферных накопителях передатчика и приемника до принятия решения о приеме их с заданной верностью;

10) подсчет количества переданных подряд одних и тех же блоков;

11) формирование сигналов аварийной ситуации и их индикация;

12) индикация состояния аппаратуры.

При отображении состояния аппаратуры целесообразно индицировать следующие возможные ситуации: включение питания АПД; подключение УПС к линии; вызов; передача/прием; ожидание; нет несущей; ошибка периферийного устройства; ошибка нумерации блоков; нет фазы.

В зависимости от конкретного типа устройства перечень функций может быть дополнен и расширен, а также возможно исключение части функций. Очевидно, что для реализации этих функций в УЗО с «жесткой логикой» должны находиться соответствующие блоки, а в программируемом -- соответствующие подпрограммы. Например, для реализации первой функции нужен блок начальной установки устройства, который формирует импульс установки всех остальных блоков в исходное состояние (сброс в нулевое состояние или запись в элементы памяти определенной кодовой комбинации, которая должна выдаваться с блока в начале работы). Обычно начальная установка аппаратуры производится через 1-2 с после включения питания или при переключении режимов работы.

Для реализации второй функции в структурную схему передающей части необходимо ввести блок приема и преобразования вводимого сообщения, который должен обеспечить кратковременное хранение поступающих кодовых комбинаций (байтов) и преобразование их в соответствующую форму (чаще всего в последовательный код). В этом блоке может происходить также согласование уровней сигналов, поступающих с ООД, с уровнями УЗО.

Для управления работой ООД оба эти блока должны формировать соответствующие импульсы, осуществляющие синхронизацию ввода/вывода информации (запрос очередного бита или байта, останов источника при выводе данных из буферного накопителя в случае необходимости повторной передачи блока).

Таким образом, с учетом определенных функций, которые должно выполнять устройство защиты от ошибок к заданной последовательности передачи необходимых кодовых комбинаций в канал (формата блока), составляется алгоритм функционирования УЗО.

На основании полученных функций составим алгоритм работы УЗО. В начале работы необходимо произвести установку всех блоков в нулевое состояния, либо записать в элементы памяти определённые кодовые комбинации, которые должны выдаваться с блока в начале работы. Далее необходимо установить, готов ли источник информации (ООД), и если нет, то ожидать сигнала готовности от него. Если источник информации готов, то можно начинать передачу данных. Сначала передаётся фазирующей комбинации (ФК), далее идёт передача информационного блока и происходит формирование номера блока (НБ). Данные, передаваемые в дискретный канал, кодируются помехоустойчивым кодом, в нашем случае это код с проверкой на чётность, сформированные кодером проверочные элементы добавляются к информационным, далее происходит формирование блока служебных бит (НТ, КТ). Поступившая от ООД информационная последовательность передаётся в канал связи и дальше к приёмнику.

В конце операции передачи данных происходит анализ состояния канала обратной связи (КОС). При безошибочном приеме блока данные поступают потребителю, а по каналу ОС передается сигнал «Подтверждение» и операция передачи данных, в случае отсутствия информации на ООД, прекращается. В случае прихода другого сигнала, происходит остановка ввода от ООД, передатчик повторно выдает этот же блок. После этого необходимо перевести УЗО в режим ожидания сигнала готовности ООД (передается источником при появлении информации на выходе ООД). Блок-схема алгоритма функционирования передающей части УЗО изображена в приложении 1. На основании разработанного алгоритма составляется структурная схема УЗО, которая представляет собой совокупность основных блоков, реализующих заданные функции, и связей между ними:

1) блок преобразования информации (БПИ);

2) формирователь номера блока (ФНБ);

3) устройство фазирования по циклу (УФЦ);

4) кодер;

5) формирователи сигналов обмена с ООД (ФСО1) и УПС (ФСО2);

6) блок начальной установки (БНУ);

7) устройство управления (УУ);

8) генератор тактовых импульсов (ГТИ);

9) анализатор обратного канала связи (АОКС);

10) блок последовательности (БП).

Устройство защиты от ошибок работает следующий образом. В исходном состоянии обе части УЗО находятся в состоянии ожидания вызова. При поступлении запроса на передачу от источника информации УЗО обменивается управляющими сигналами с ООД и УПС в соответствии с техническими требованиями на стандартный стык [5]. Для выработки необходимых сигналов обмена используются соответствующие формирователи ФСО1 и ФСО2. С помощью УПС передающей части в канал связи посылается сигнал вызова, после приема которого линия связи удаленной АПД переключается с устройства автоматического вызова на вход УПС. Если АПД или ООД не готовы к процессу передачи данных, то аппаратура переключается снова в режим ожидания вызова. При готовности АПД и ООД фазирующая последовательность формируется в передатчике формирователем УФЦ, затем передается в канал связи. После завершения процесса группового фазирования ФСО1 передатчика генерирует сигнал запроса данных от ООД отправителя сообщения. Под действием управляющих сигналов УУ к информационной последовательности, поступающей с ООД и преобразуемой в последовательный код в БПИ, на соответствующих временных позициях добавляются кодовые комбинации номера блока, формируемые ФНБ. Данные, передаваемые в дискретный канал связи, кодируются помехоустойчивым кодом с проверкой на чётность. Сформированные кодером проверочные элементы добавляются к информационным и служебным символам в конце блока. Аналогичным образом формируются последующие блоки. В конце каждого блока УУ опрашивает состояние анализатора обратного канала связи и в случае наличия сигнала «Подтверждение» осуществляет дальнейшую передачу последующих блоков либо при наличии сигнала «Запрос» прекращает ввод информации и выдает повторно из БН блок, в котором обнаружена ошибка. Структурная схема передающей части УЗО изображена вприложении 2.

2. Разработка принципиальной схемы блоков УЗО

2.1 Выбор элементной базы

Практическая реализация разрабатываемого устройства защиты от ошибок должна предполагать оптимальный подбор реальных микросхем, а также аналоговых элементов. Основными критериями подбора являются: обеспечение необходимого быстродействия системы, низкого энергопотребления, а также минимальная стоимость УЗО. В тех случаях, когда следует выбирать сразу между двумя факторами, например, между скоростью работы и помехоустойчивостью системы, то следует принять либо компромиссное решение, либо учесть тот критерий, который является ключевым и обеспечивает функционирование системы.

При разработке устройства используем цифровые микросхемы серии КР1533, которая построена на основе транзисторно-транзисторной логики (в таблице 2 приведены основные параметры микросхем данной серии). Серия включает маломощные быстродействующие интегральные микросхемы, предназначенные для организации высокоскоростного обмена и обработки цифровой информации, временного и электрического согласования сигналов в вычислительных системах.

Таблица 2 Основные параметры микросхем серии КР1533

Параметр	КР1533
I0вх, мА, ?	-0,2
I1вх, мА, ?	0,02
I0выхmax, мА	4
I1выхmax, мА	-0,4
U0вых, В, ?	0,4
U1вых, В, ?	2,5
Краз	20
t0/1зад, нс, ?	4
t1/0зад, нс, ?	4
Рпот, мВт, ?	1
Uпом, В, ?	0,8
fmax, МГц, ?	100

где I0вх -- входной ток логического нуля;

I1вх -- входной ток логической единицы;

I0вых max -- максимальный выходной ток логического нуля;

I1вых max -- максимальный выходной ток логической единицы;

U0вых -- максимальное значение выходного напряжения, соответствующее уровню логического нуля, при котором обеспечивается нормальная работа последующих ИС;

U1вых -- минимальное значение выходного напряжения, соответствующее уровню логической единицы, при котором обеспечивается нормальная работа последующих ИС;

Kраз -- коэффициент разветвления по выходу определяет число входов элементов данной серии, которое может быть без нарушения работоспособности подключено к выходу предыдущего логического элемента;

t0/1зад -- время задержки перехода ИС из состояния логического нуля в состояние логической единицы;

t1/0зад -- время задержки перехода ИС из состояния логической единицы в состояние логического нуля;

Pпот -- мощность, потребляемая базовым логическим элементом от источника питания;

Uпом -- максимально допустимое значение статической помехи.

fmax -- максимальная частота переключения.

Высокое быстродействие в сочетании с низкой потребляемой мощностью и большой нагрузочной способностью, широкий набор логических и интерфейсных микросхем серии КР1533 позволяют создавать вычислительные устройства цифровой автоматики с качественно новыми характеристиками и высокими технико-экономическими показателями.

Существенной особенностью серии К1533 является наличие интерфейсных и буферных микросхем, обладающих повышенной нагрузочной способностью по выходу в состоянии высокого и низкого уровня и меньшей, по сравнению с серией К531, мощностью потребления при практически сравнимом быстродействии. По сравнению с известными сериями ТТЛ-микросхем, она обладает минимальным значением произведения быстродействия на рассеиваемую мощность.

В проектируемом УЗО из серии КР1533 используются двоичные счётчики, универсальные четырёх- и восьмиразрядные сдвиговые регистры, селектор-мультиплексор, триггеры, логические элементы «Исключающее ИЛИ» и другие логические элементы.

2.2 Разработка принципиальной схемы генератора тактовых импульсов

Для стабильной работы УЗО необходим генератор тактовых импульсов. Схема генератора приведена на рис. 4. Он построен на двух элементах И-НЕ микросхемы КР1533ЛА3.

Рисунок 3 Принципиальная схема генератора тактовых импульсов

Частота генерации также определяется скоростью передачи данных, которая имеется в задании. Частота генерации определяется из соотношения:



fГ ? Vэф,

где Vэф = (0,9ч0,95)V.

Тогда, приняв Vэф = 0,9·V = 0,9·2400 =2160 (Гц), получим fГ ? 2160 Гц. Приняв fГ =2160 Гц и С = 1 мкФ ± 10%, определим номинал резистора R:

2.3 Разработка блока преобразования информации

От ООД на блок преобразования информации (БПИ) поступает информационное сообщение длиной 640 бит, в котором оно преобразуется в последовательный код. Для функциональной реализации этого блока будем использовать микросхему КР1533ИР9, которая предназначена для преобразования параллельного кода в последовательный.

Входная информация, представленная в параллельном коде на входах D1 - D8, записывается в регистр асинхронно. При этом на инверсном входе L должно действовать напряжение лог.0, а состояния других входов могут быть произвольными. После записи на выходе Q8 появляется сигнал, соответствующий сигналу разряда D8 входного кода. Для сдвига информации вправо на один из синхровходов (С1 или С2) подаются тактовые импульсы, по фронту каждого из которых происходит сдвиг кода на один разряд.



Рисунок4 Принципиальная схема блока преобразования информации

2.4 Разработка принципиальной схемы кодирующего устройства

Кодирующие устройства кодов с защитой на чётность являются самыми простыми. Формирование контрольного бита осуществляется сумматором по модулю 2 (Т-триггером). Передаваемая в канал двоичная комбинация одновременно подаётся на вход Т-триггера. На соответствующей временной позиции импульсом с распределителя производится опрос сумматора и при единичном состоянии последнего в канал подаётся «1» (дополняющая переданную последовательность до чётного числа), а при нулевом -«0». Кодер построим на микросхеме типа К1533ТВ9.



Рисунок 5 Принципиальная схема кодирующего устройства

2.5 Разработка принципиальной схемы устройства фазирования по циклу

Для реализации блока формирования фазирующей комбинации (она у нас имеет длину в 24 бита) будем использовать 3 восьмиразрядных реверсивных регистра, подключённых последовательно, заведя обратную связь с выхода последнего на вход первого, что обеспечит циклический переход фазирующей комбинации в этих трех регистрах (см. рис. 5). Во время начальной установки блоков УЗО подадим логические единицы на те параллельные входы этих регистров, которые соответствуют единицам нашей фазирующей комбинации, а входы, на которые должен поступить нуль, оставим свободными. Таким образом, фазирующая комбинация будет занесена в регистры после включения питания и будет содержаться там на протяжении всего сеанса связи, лишь циклически переходя сама в себя.



Рисунок 6 Принципиальная схема устройства фазирования по циклу

В качестве реверсивного будем использовать регистр КР1533ИР13. Он реализует четыре режима работы, а именно: хранение восьмиразрядного кода, сдвиг кода влево, сдвиг кода вправо, параллельный ввод и вывод кода. Режимы работы задаются двухразрядным кодом, подаваемым на входы управления S0 и S1. Режимы работы регистра при определенных значениях сигналов на входах S0 и S1 обозначены в таблице 3.

Параллельный ввод информации с входов D1-D8 происходит синхронно по фронту тактового импульса на входе C. При этом на инверсный вход R должен быть подан логический нуль, а состояния входов VR и VL -- произвольные.

Таблица 3 Режимы работы регистра КР1533ИР13

S0	S1	Режим
0	0	Хранение восьмиразрядного кода
0	1	Сдвиг кода влево
1	0	Сдвиг кода вправо
1	1	Параллельный ввод и вывод кода

Сдвиг информации, поступающей в виде последовательного кода на вход VR или VL, также совершается под действием фронтов тактовых импульсов. Состояния входов D, а также одного из VR или VL (в зависимости от направления сдвига), могут быть произвольными.

2.6 Разработка принципиальной схемы формирователя номера блока

Формирователь номера блока довольно легко реализуется при помощи четырехразрядного двоичного счётчика и четырехразрядного сдвигового регистра (см. рис. 7). Причём подавать импульс на синхровход С счетчика и вход управления режимом L регистра будем немного раньше, чем считывать комбинацию номера блока с регистра, например, при включении в единичное состояние первого управляющего триггера, отвечающего за включение формирователя фазирующей комбинации.

На рис. 8 на основе RS-триггера, двух инверторов и логического элемента И построен анализатор обратного канала связи, который при поступлении на его вход сигнала переспроса, запрещает увеличение на 1 номера блока. Обнуление триггера происходит по приходу на его инверсный вход R сигнала х3, который сигнализирует об окончании цикла передачи блока.



Рисунок 7 Принципиальная схема формирователя номера блока

RS-триггер будем реализовывать на основе JK-триггера КР1533ТВ15. В качестве двоичного счетчика будем использовать микросхему КР1533ИЕ19, сдвигового регистра -- КР1533ИР16, а в качестве элементов И и инверторов будем использовать соответственно КР1533ЛИ1 и КР1533ЛН1.

2.7 Разработка принципиальной схемы устройства управления

Из алгоритма работы нашего устройства видно, что рабочий цикл можно разделить на 3 части:

1) передача фазирующей комбинации;

2) передача номера блока;

3) передача информационных и проверочных бит.

Данные операции будут повторяться циклически на протяжении всего сеанса связи после установки соединения и проверки готовности аппаратуры к передаче данных.

Исходя из сказанного выше, можно сделать вывод, что в данном случае устройство управления можно построить на основе тактового распределителя импульсов. Этот метод пригоден для синтеза схем, работающих в режимах повторяющихся циклов, характерных для схем управления приводами подач агрегатных станков и другими подобными механизмами с цикловым управлением.

Схема автоматического управления строится на основе схемы тактового распределителя импульсов, представляющего собой ряд соединенных одна с другой схем памяти, количество которых принимается равным числу тактов работы схемы.

Начало работы каждого из них задается изменением какого-либо входного сигнала. Обычно в качестве схем памяти выбираются триггера того или иного типа. По каждому такту срабатывает только одна память, а все остальные находятся в нулевом состоянии. Перед началом работы схема управления должна быть приведена в исходное состояние, при котором одна из схем памяти будет установлена в единичное, а остальные будут приведены в нулевое состояние [4].

На рис. 8 приведена схема управления на тактовом распределителе импульсов, построенная для решения задачи управления УЗО. Он организован на RS-триггерах, схемах И-НЕ и ИЛИ-НЕ. При сигнале «Пуск», который в нашем случае является сигналом готовности ООД, триггер Т1 устанавливается в 1, а Т2 и Т3 -- в 0, что соответствует исходному состоянию схемы управления 100. Так как первая схема И-НЕ имеет единицу на своем первом входе, поступающую с триггера Т1, то входной сигнал х1 после инверсии свободно проходит на инверсный вход триггера Т2 и устанавливает его в 1. Появление единицы на прямом выходе Т2 приводит к установке триггера Т1 в нулевое состояние, и одновременно появляется разрешающий сигнал на первом входе второй схемы И-НЕ. Поэтому появление сигнала х2, приведет к срабатыванию триггера Т3 и установке триггера Т2 в нулевое состояние. После появления сигнала х3 триггер Т3 устанавливается в нулевое состояние, и схема управления переводится в режим ожидания сигнала «Пуск», при появлении которого цикл повторяется. Описанная схема имеет сходство с обычными, широко используемыми в вычислительной технике распределителями импульсов, которые также являются управляющими устройствами, но отличаются от приведенного выше устройства тем, что не имеют параллельных информационных входов, на которые поступает информация от датчиков, как правило, встроенных в управляемое оборудование.

Определим назначение сигналов х1, х2 и х3:

1) х1 -- сигнал окончания передачи фазирующей комбинации;

2) х2 -- сигнал окончания передачи номера блока;

3) х3 -- сигнал окончания передачи информационных и проверочных бит.

Рисунок 8 Принципиальная схема устройства управления

RS-триггера будем реализовывать на основе JK-триггеров КР1533ТВ15, в которых имеются инверсные входы установки триггера соответственно в нулевое и единичное состояния -- R и S. Установка тригера в требуемое состояние осуществляется подачей логического нуля на вход R или S. В качестве элементов И-НЕ и ИЛИ-НЕ будем использовать соответственно КР1533ЛА3 и КР1533ЛЕ1, а в качестве инвертора -- КР1533ЛН1.

2.8 Разработка принципиальной схемы блока регулирования

Так как в канал связи информация передаётся побитово и в таком порядке: передача фазирующей комбинации с устройства фазирования по циклам; передача номера блока с ФНБ; передача информационной последовательности и проверочных разрядов с БПИ и кодера, необходимо разработать блок регулирования, который бы передавал информацию в канал связи в соответствующей последовательности и при определённых управляющих сигналах. Данный блок реализовали на микросхеме типа КМ155КП5.

Рисунок 9 Принципиальная схема блока регулирования

Мультиплексор предназначен для коммутации N каналов входных сигналов на одно устройство обработки в задаваемой очередности.

MS типа КП5 осуществляет коммутацию сигналов, подаваемых на входы D. Номер входа, подключаемого на выход, совпадает со значением двоичного кода a2a1a0, поданного, соответственно, на входы 4, 2, 1.

2.9 Разработка принципиальной схемы буферного накопителя

Информация, поступающая с ООД, параллельно с преобразованием в последовательное сообщение записывается в буферный накопитель, в качестве которого взята ОЗУ К155РУ7 вместимостью 1024 бит. В случае появления сигнала переспроса с ОКС все блоки УЗО сбрасываются в «0», а повторная передача информационного сообщения поступает с ОЗУ, где была предварительно записана. Принципиальная схема ОЗУ показана на рисунке 10.

Для режима записи необходимо на входы CS, WR подать логический «0», для чтения с ОЗУ на вход CS подаётся «0», а на WR -«1».

Рисунок 10 Принципиальная схема буферного накопителя

Заключение

Одним из наиболее важных требований, предъявляемым к системам передачи информации, является обеспечение высокой достоверности принимаемых сообщений. Вероятность ложного сообщения в данных системах, как правило, не должна превышать P = 10-6ч10-9. Вероятность ошибочного приема единичного элемента в дискретных каналах редко бывает меньше Pо = 10-3ч10-4. Поэтому для повышения достоверности принимаемых сообщений обычно применяют специальные меры, снижающие уровень ошибок до допустимого уровня. В данном случае используется помехоустойчивое кодирование информации с помощью циклического кода Файра.

Объектом разработки является устройство защиты от ошибок системы передачи данных. Разработанное устройство относится к системам передачи информации и может быть использовано для защиты от ошибок дискретной информации, передаваемой по каналам связи. Данное УЗО может входить в состав микропроцессорной системы сбора, обработки и передачи данных.

В ходе проектирования были разработаны алгоритм функционирования, структурная схема и принципиальные схемы основных блоков УЗО.

Список литературы

1. Основы теории информации и кодирования / И. В. Кузьмин, В. А. Кедрус.-- 2-е изд., перераб. и доп.-- К.: Вища шк. Головное изд-во, 1986.-- 238 с.

2. http://military.miem.edu.ru/edufree/zip/index.php.htm

3. http://kunegin.narod.ru/ref3/code/page2.htm

4. Борисенко А. А. Управление и автоматы: Учебное пособие.-- Сумы: Изд-во СумГУ, 2000.-- 162 с.

5. Чернега, Бондаренко. Расчёты и проектирование технических средств обмена и передачи информации.-- М.: Радио и связь, 1987.

6. Цифровые и аналоговые интегральные микросхемы: Справочник/ С. В. Якубовский, Л. И. Ниссельсон, В. И. Кулешова и др.; Под ред. С. В. Якубовского.-- М.: Радио и связь, 1990.-- 496 с.: ил.

Размещено на Allbest.ru

...