Розробка процесора ШПФ
Спосіб реалізації алгоритму ШПФ для сигнального процесора ADSP-BF542 для 16 вхідних даних з часовим прорідженням. Механізми обчислення швидкого перетворення Фур`є. Підраховано часові ресурси для виконання обчислення. Функціональна схема системи.
| Рубрика | Программирование, компьютеры и кибернетика |
| Вид | курсовая работа |
| Язык | украинский |
| Дата добавления | 15.09.2013 |
| Размер файла | 675,7 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
Розробка процесора ШПФ
1. Теоретичний розділ
алгоритм процесор фур`є сигнальний
1.1 Основні параметри та схема процесора ADSP-BF542
Особливості:
- Тактова частота 600 МГц;
- 2 40-бітних АЛП, 4 8-бітні відео АЛП;
- RISC архітектура;
- Широкий діапазон робочих напруг (програмований регулятор напруги на кристалі);
Пам`ять:
- 324 Кбайт пам`яті на кристалі SRAM;
- Зовнішній синхронний контролер пам`яті сумісний з DDR, SDRAM, мобільною DDR SDRAM;
- Зовнішній асинхронний контролер пам`яті, що підтримує 8-/16 - бітну асинхронну пам`ять та пристрої flash;
- НЕ-АБО flash контролер;
- Одноразова програмована пам`ять (OTP);
Периферія:
- Високошвидкісний USB On-the-Go;
- ATA/ATAPI-6 контроллер;
- 4 синхронні послідовні порти (SPORT);
- 3 послідовні периферійні інтерфейси (SPI-сумісні);
- 4 UART;
- 2 CAN (локальна мережа контролерів) 2.0В
- До 11 32-бітних лічильників з підтримкою PWM;
- Синхронізація реального часу (RTC) та таймер watchdog;
- До 152 вводів\виводів загального призначення;
- Debug\JTAG інтерфейс.
1.2 Особливості ADSP-BF542
Високопродуктивний процесор BlackFin. Два 16-бітних ГДК, два 40-бітових АЛП, чотири 8-бітних АЛП відео, 40-бітний перемикач. RISC-подібні регістри та моделі інструкцій для зручності програмування. Розширений Debug, Trace та моніторинг. Широкий діапазон робочих напруг. Програмований вбудований регулятор напруги. До 324К байт пам'яті на кристалі. Додаткова 8М-флеш. Блок управління пам'ятю, що забезпечує захист пам'яті. Зовнішній контролер памяті для SDRAM, SRAM, флеш і ПЗП. Гнучкі варіанти завантаження пам'яті з SPI та зовнішньої пам'яті.
1.3 Периферія
Велика швидкість USB On-the-go (OTG) з інтегрованим диспетчером PHY SD/SDIO, диспетчери ATA/ATAPI-6 до 4 синхронних серійних портів (SPORT), до 3 послідовних периферійних інтерфейсів (SPI-сумісних), до 4 Uart інтерфейсів, два з автоматичним управлінням H/W потоком даних? до 2 CAN (мережа області диспетчера) 2.0B інтерфейси до 2 TWI (2-дротяний інтерфейс) диспетчери 8 - або 16-розрядні асинхронні інтерфейси. Багаторазові збільшені паралельні периферійні інтерфейси (EPPIs) рідного прямого доступу до пам'яті, підтримуючи відео ITU-R BT.
Процесори Blackfin відповідають процесорам світового класу з енергетичним управління. Вони проектуються, використовуючи низьку енергетичну і низьку методологію напруги і змальовують динамічне енергетичне управління, яке є здатністю змінити як напругу, так і частоту дії, щоб значно знизити повний енергетичний вжиток. Зміна напруги і частоти може приводити до істотного пониження в енергетичному вжитку, змінюючи лише частоту дії.
Рис. 1.3.1. Функціональна блок-діаграма процесора ADSP-BF542
1.4 Швидке перетворення Фур'є
Перетворення Фур'є - операція, що зіставляє функції дійсної перемінної іншу функцію дійсної перемінної. Ця нова функція описує коефіцієнти (амплітуди та фази) при розкладанні вхідної функції на елементарні складники - гармонічні коливання з різними частотами.
Дискретним перетворенням Фур'є (ДПФ) над вхідною послідовністю чисел {x0, x1, …, xn-1}, потужністю n є N, n>1, де xi є Z, i = (0, n-1), називається таке перетворення, в результаті якого утворюється послідовність {x-0, x-1, …, x-n-1} комплексних чисел xk тієї ж потужності, кожний елемент якої розраховується за наступним правилом:
де k = (0, n-1), W = e^(-j*Pi/n), де j - уявна одиниця
Алгоритм швидкого перетворення Фур'є (ШПФ) - це оптимізований за швидкістю спосіб обчислення ДПФ. Основна ідея полягає в наступному: необхідно розділити суму з N доданків на дві суми по N/2 доданків, та обчислити їх окремо. Для обчислення кожної з підсум, необхідно їх теж розділити на дві суми і т.д.; необхідно повторно використовувати вже обчислені доданки.
Використовують або «проріджування по часу» (коли до першої суми потрапляють доданки з парними номерами, а до другої - з непарними), або «проріджування по частоті» (коли до першої суми потрапляють перші N/2 доданків, а до другої - інші). Обидва варіанти рівноцінні. Через специфіку алгоритму доводиться застосовувати тільки N, що є ступенями 2. В цій роботі розглянуто випадок з проріджуванням по частоті.
Алгоритми швидкого перетворення Фур'є (ШПФ) можуть бути отримані за допомогою послідовного застосування операції розкладу одномірного масиву вхідних відліків сигналу на двохмірний. Ця операція здійснена тільки у випадку, коли N (довжина послідовності) є складним числом (N = N1 * N2 *… * Nj). Якщо N просте, його неможливо розкласти на прості співмножники; для такої послідовності алгоритмів ШПФ не існує. В більшості практичних випадків вхідну послідовність штучно продовжують додаванням нульових відліків до отримання N як складного числа.
Суть алгоритмів ШПФ в тому, що якщо N складне число і є степенем двійки (N=2m), то вихідна послідовність розбивається на дві коротші послідовності, ДПФ яких можуть бути скомбіновані таким чином, щоб утворилось ДПФ вихідної послідовності.
1.5 Опис алгоритму ШПФ з прорідженням у часі
Запишемо вираз для дискретного перетворення Фурє сигналу S(n), n=0…N-1:
; k = 0…N-1; (1)
В алгоритмі ШПФ з прорідженням по частоті вихідний сигнал S(n) ділиться навпіл: і . Тоді вираз (1) можна переписати:
(2)
Врахуємо що:
(3)
Тоді:
Розглянемо тепер парні відліків спектру :
|
(5) |
Врахуємо, що
|
(6) |
Тоді (7)
Таким чином парні відліків спектру розраховуються як ДПФ суми першої і другої половини початкового сигналу.
Розглянемо тепер непарні відрізки спектру :
(8) |
Результуючий вираз для парних і непарних відліків спектру:
|
(9) |
Основна ідея ШПФ з прорідженням по частоті полягає в поетапному обчисленні N-точкового ДПФ на н етапах, на кожному з яких ДПФ визначається через ДПФ вдвічі більшої розмірності.
Структура алгоритму ШПФ з прорідженням по частоті:
Ш Початкові умови:
N-точкова послідовність не проріджується, зберігається звичний порядок слідування відліків n=0,1, …, N-1;
Ш На першому етапі визначаються N/2-точкові ДПФ N/2-точкових послідовностей (двох половин вхідної послідовності)
Ш На другому етапі визначаються N/4-точкові ДПФ як комбінація N/2-точкових ДПФ;
Ш На і-тому етапі визначаються 2і-1-точкові ДПФ як комбінація 2і-точкових ДПФ;
Ш На н-тому(останньому) етапі визначаються 2-точкові ДПФ як комбінація 4-точкових ДПФ. Послідовність із N/2 2-точкових ДПФ являє собою шукане N-точкове ДПФ. Відліки слідують в біт-інверсному порядку двійкових номерів.
1.5.1 Двійково-інверсна перестановка
Наведемо у вигляді графа алгоритм ШПФ із проріджуванням по частоті заснований на розбитті - об'єднанні при N=8.
Граф алгоритму ШПФ з проріджуванням по частоті при N = 8
На першому етапі вихідний сигнал ділиться на 2 половини. Далі обчислюється:
(10)
Тоді якщо виконати ДПФ , то отримаємо парні відліки спектра у відповідності (5), а якщо ДПФ - то не парні відліки спектра. Таким чином одне ДПФ розмірністю N=8 замінили двома ДПФ з розмірністю N/2=4. Для обчислення кожної з ДПФ половинної розмірності знову застосуємо прорідження по частоті. В результаті отримаємо:
(11)
В результаті отримали 4 ДПФ по 2 точки кожне, які можна виконати за допомогою графа метелика. На виході отримаємо спектральні відліки, які будуть представлені. На першому рівні перетворень отримали парні і непарні відліки спектру, на другому рівні парні та непарні відліки знову ділились на парні та непарні. В результаті для розставлення спектральних відліків по місцях необхідно застосувати двійково-інверсну перестановку.
1.5.2 Поворотні коефіцієнти
Розглянемо детальніше поворотні коефіцієнти .
На першому рівні (вираз (5)) потрібно всього один поворотний коефіцієнт , це означає, що на першому рівні спектра, операції множення не потрібні (множення на ±1 називаються тривіальними, тому що при множенні на ±1, множник залишається незмінним або змінює свій знак на протилежний).
На другому рівні маємо два поворотних коефіцієнта:
(12)
Множення на уявну одиницю також можна вважати тривіальним, тому що дійсні та уявні частини комплексного числа просто міняються місцями і змінюють свій знак.
На третьому рівні маємо вже 4 поворотних коефіцієнта:
(13)
Графічно поворотні коефіцієнти можна представити як вектори на комплексній площині:
Поворотні коефіцієнти алгоритму ШПФ з проріджуванням за часом при N = 8
1.5.3 Обчислювальна ефективність алгоритму ШПФ з проріджуванням по частоті
Алгоритм з проріджуванням по частоті на кожному рівні вимагає N комплексних множень і додавань. При N = 2L кількість рівнів розкладання - об'єднання рівно L, Таким чином загальна кількість операцій множення і додавання дорівнює L*N.
Розглянемо у скільки разів алгоритм ШПФ із проріджуванням по частоті ефективніше ДПФ. Для цього розглянемо коефіцієнт прискорення K відношення кількості комплексних множень і додавань при використанні ДПФ і ШПФ, при цьому врахуємо що L=log2(N):
|
разів. |
У таблиці 1 наведено необхідну кількість операцій Mоп для алгоритму ДПФ при різному N=2Lі при використанні ШПФ із проріджуванням по частоті.
Таблиця 1. Порівняння кількості операцій
|
L |
4 |
6 |
8 |
10 |
12 |
|
|
N |
16 |
64 |
256 |
1024 |
4096 |
|
|
Mоп ДПФ |
256 |
4096 |
65536 |
1048576 |
16777216 |
|
|
Mоп ШПФ |
64 |
384 |
2048 |
10240 |
49152 |
|
|
K, Раз |
4 |
10,7 |
32 |
102,4 |
341 |
З таблиці 1 добре видно, що використання ШПФ призводить до суттєвого зменшення необхідної кількості обчислювальних операцій. Так наприклад при N = 1024 ШПФ вимагає в 100 разів менше операцій ніж ДПФ, а при N = 4096 у 341 разів! При цьому дуже важливо, що виграш у продуктивності тим більше, чим більше розмір вибірки N. Так, наприклад при N=216 виграш складе 216 /16 = 212 = 4096 разів.
1.6 Вплив вагової функції на вхідний сигнал
Для пояснення впливу вагової функції нижче буде розглянуто дві ситуації. У першому випадку співвідношення між частотою дискретизації та частотою вхідного синусоїдального сигналу таке, що в вибірці міститься в точності ціле число періодів синусоїдального сигналу (обчислення ДПФ припускає, що вибірка повторюється нескінчене число раз до і після досліджуваного фрагмента сигналу, формуючи таким способом нескінченний безперервний періодичний сигнал, як показано на рис. 1.6.1). При таких умовах форма вхідного сигналу являє собою безперервну синусоїдальну функцію, і на виході ДПФ буде один ненульовий частотний відлік, відповідний частоті вхідного сигналу.
Сигнал з цілим числом періодів у вибірці
Рисунок нижче (1.6.2) відображає ситуацію, коли у вибірці немає цілого числа періодів синусоїдального сигналу. Розриви, які утворюються в кінцевих точках вибірки, призводять до розширенню спектра аналізованого сигналу внаслідок появи додаткових гармонік. На додаток до появи бічних пелюсток, відбувається розширення основного пелюстки, що призводить до зниження роздільної здатності по частоті. Цей процес еквівалентний перемножуванню вхідного синусоїдального сигналу з прямокутним імпульсом, який має відому частотну характеристику sin(x)/x та пов'язані з цим широка основна пелюстка і бічні пелюстки.
Сигнал з нецілим числом періодів у вибірці
Зверніть увагу, що перша бічна пелюстка тільки на 12 дБ нижче основного, і що бічні пелюстки мають спад лише 6 дБ / октаву. Така ситуація неприйнятна для більшості завдань аналізу спектра. Оскільки точні вхідні частоти невідомі, слід зробити певні кроки до зменшення бічних пелюсток. Воно досягається вибором віконної функції з більш складною формою, ніж прямокутна. Вхідні відліки за часом множаться на відповідну функцію вікна, що тягне за собою обнулення сигналу на краях вибірки, як показано на рис. 1.6.3. Вибір функції вікна є, передусім, компромісом між збільшенням ширини основної пелюстки і розміром бічних пелюсток.
Вигляд сигналу після використання вагової функції
Математична функція, що описує віконну функцію Хеммінга представлена нижче:
Оцифровані віконні функції зазвичай обчислюються попередньо і зберігаються в пам'яті DSP з метою мінімізації обчислень безпосередньо при реалізації ШПФ. Частотні характеристики прямокутного вікна та вікна Хеммінга представлені на рис. 1.6.4.
Частотна характеристика вагової функції Хеммінга
2. Розрахунковий розділ
Частота роботи процесора: , звідси цикл виконання команди:
.
base - основа базової операції «метелик»;
N - кількість точок вхідного перетворення;
base=2;
N=512;
- кількість етапів перетворення;
- кількість базових операцій «метелик» на одному етапі;
- кількість базових операцій у всьому перетворенні;
Для виконання базової операції «метелик» необхідно:
2 операцій множення;
4 операцій додавання;
6 операцій читання з пам`яті:
- 2*2=4 (для читання дійсної та уявної частини вхідних відліків);
- 2 (для читання дійсної та уявної частини комплексних коефіцієнтів);
8 операцій запису:
- 8 (для запису дійсної та уявної частини вхідних відліків);
В результаті на одну базову операцію припадає 20 операцій: Nна 1 мет=20 (оп)
Тривалість виконання обчислення ШПФ:
Тривалість надходження даних у процесор для обробки визначаємо із особливостей інтерфейсу CAN. Його пропускна здатність дорівнює 1 мегабіт за секунду, об'єм даних, що треба отримати, 16 (8+8) розрядів, отже обчислюємо час надходження вхідних даних за формулою:
Час обчислення вагової функції визначається за формулою:
Тваг = 2 * N * Твх.
Tваг = 2 * 512 * 1,6 * 10-9= 0,002 мс
Для виведення даних ми використовуємо інтерфейс USB, частота роботи якого - 100 Мгц, отже:
Твив= = (нс)
Тривалість надходження даних у процесор, тривалість обчислення ШПФ та тривалість виведення даних:
Ця величина менша за заданий час обробки: , тобто для виконання обчислення вистачить одного процесора.
Рисунок 2.1. Часова діаграма роботи системи
Кількість вхідних даних становить 512 точок, а саме 512 значень дійсної частини та 512 значень уявної частини. Отже, для обробки вхідної послідовності необхідно ОЗП об'ємом 1024 8-розрядних комірок.
Оскільки для реалізації 512-точкового ШПФ потрібно обчислити 2304 метеликів, для кожного з яких використовується 1 ваговий коефіцієнт, то для зберігання вагових коефіцієнтів необхідно ПЗП об'ємом 2304 комірок по 8 біт.
Програма реалізації ШПФ містить приблизно 170 команд, кожна з яких 8 - розрядна, тому для зберігання програми необхідна завантажувальна пам'ять об'ємом 1024 комірок (8 - розрядних).
3. Аналіз блок-схеми виконання заданої функції обробки сигналів та зображень на заданому типі процесора
Для реалізації ДПФ з прорідженням по частоті 512-точкове ДПФ розділяють на два 256-точкові ДПФ, далі на чотири 128-точкових ДПФ, потім на 8 64-точкових ДПФ, і так далі доки не буде 256 2-точкових. Для обрахунку 2 - точкового ШПФ використовуються формули «метелика».
Слід зауважити, що результат виконання ШПФ отримуємо у біт-інверсному порядку. Тому для адресів вихідних відліків необхідно застосувати біт-інверсний алгоритм. Суть даного алгоритму полягає у наступному: десятковий індекс n перетворюють в його двійковий еквівалент. Потім двійкові розряди розташовуються у зворотному порядку і перетворюються назад у десяткове число.
4. Розробка функціональної схеми.
Процесор ШПФ складається із мікроконтролера, пам'яті типу flash, інтерфейсу CAN та USB, схем скиду та синхронізації. Функціональна схема наведена у додатку В.
Підключення пам'яті.
Зовнішня пам'ять типу Flash побудована з використанням модуля MX29F004T/B виробництва MXIC.
Характеристики пам'яті:
* 524,288 x 8
* Єдина робота джерела живлення 5.0 В тільки робота для читання, стирання і програми
* Час з швидким доступом: 70/90/120 ns
* Низька споживана потужність
*30 mA максимальний активний струм (5 МГц)
*1uA типовий струм в черговому режимі
* Архітектура регістра команди
* Програмування байта (7us типовий)
* Стирання сектора (структура сектора: 16KB/8KB/8KB/32KB і 64KBx7)
* Автоматично стирає будь-яку комбінацію секторів.
Рис. 4.1. Flash пам'ять
Призначення виводів
A0 ~ A18 Введення адреси
Q0 ~ Q7 Введення/виведення даних
CE Дозвіл Введення
WE Дозвіл запис
OE Дозвіл читання
GND Заземлюючий вивід
VCC +5.0 V єдине джерело живлення
Вхідний інтерфейс.
ADSP-21992 містить модуль контролера області мережі CAN. Ключовими особливостями модуля є:
* Узгоджується із стандартом CAN V2.0B.
* Підтримка як стандарт (11-біт), так і розширення (29-біт)
ідентифікатори.
Швидкості передачі підтримки даних аж до 1 Mbps (і вище).
* 16 конфігурованих поштових скриньок (всі отримують або передають).
* Згладжена акцептна маска для кожної поштової скриньки.
* Дані, (для початку 2 байта), які можуть використовуватися для
фільтрації.
* Помилковий стан і попереджувальні регістри.
* Пріоритет передається ідентифікатором.
* Універсальний стрічний модуль.
Модуль CAN - низько швидкісний послідовний інтерфейс, що призначається для використання в аплікаціях де швидкості є зазвичай під 1 Mbps.
Протокол CAN об'єднує перевірку контролю даних за допомогою циклічного надмірного коду, повідомлення про помилки, що простежує шлях до вузла дефекту, що поліпшує мережеву надійність передачі даних.
Архітектура модуля CAN побудована для роботи з оперативною поштової скриньки на 16-входів. Кожна поштова скринька складається з восьми 16-розрядних слова даних. Дані діляться на поля, які включають ідентифікатор повідомлення, час передачі, байтовий граф, до 8 байтів дані, і декількох службових бітів. Кожен вузол контролює повідомлення що передається по мережі. Якщо ідентифікатор в переданому повідомлення збігається з ідентифікатором в одній з його поштових скриньок, модуль передає дані у його відповідну поштову скриньку, і повідомляє вузол про прибуття за допомогою переривання.
Модуль пристрою CAN буде складатись з двох блоків: з CAN-контролера і ОЗП. На вхід CAN контролера подаються керуючі сигнали і сигнал синхронізації CLKIN. На виході є керуючий сигнал MS. На вхід ОЗП(CAN) подається сигнал синхронізації CLKIN, 20 розрядні данні, сигнал керування CS.
На виході є керуючий сигнал MS, сигнал дозволу запису, а також 20 розрядні данні.
Робота CAN пристрою
Вихідний інтерфейс.
USB (англ. Universal Serial Bus, абревіатура читається ю-ес-бі) - укр. універсальна послідовна шина, призначена для з'єднання периферійних пристроїв. Символом USB є чотири геометричні фігури: квадрат, трикутник, велике коло та мале коло.
Шина USB представляє собою послідовний інтерфейс передавання даних для середньо швидкісних та низько швидкісних периферійних пристроїв. Для високошвидкісних пристроїв на сьогодні кращим вважається FireWire.
Технологія USB On-The-Go розширює специфікації USB 2.0 для легкого з'єднання між собою периферійних USB-пристроїв безпосередньо між собою без задіяння комп'ютера. Прикладом застосування цієї технології є можливість підключення фотоапарата напряму до принтера. Цей стандарт виник через об'єктивну потребу надійного з'єднання особливо поширених USB-пристроїв без застосування комп'ютера, якого в потрібний момент може і не виявитися під руками. В таблиці 3 показано опис виводів USB.
На початку роботи розробленого пристрою відбувається скидання (reset) відразу після подачі живлення. Початкове скидання підсистеми відбувається при увімкненні живлення за допомогою вузла скиду встановленням низького рівня сигналу .
Часова діаграма тактових імпульсів генератора і скидання схеми.
Схема синхронізації.
Вузол синхронізації працює на частоті від 32.768 кГц на кристалі, зовнішньому по відношенню до Blackfin. Він підключається до контактів RTXI і RTXO.
Вузол синхронізації
Опис роботи функціональної схеми ШПФ процесора ADSP BF-535.
Робота даної схеми в першу чергу починається з початку роботи синхронізації всіх її вузлів. Після цього починає відбуватись передача даних (вхідного сигналу) на вхідний послідовний порт CAN.
Після того як дані поступили на вхідний порт, вони передаються для подальшої обробки на процесор. Процесор у свою чергу виконує завдання ШПФ. Він проводить попередню підготовку - здійснює бітову інверсію елементів вхідних даних. Далі процесор здійснює цикл проходження даних по етапах перетворення та цикл по метеликах.
Тут важливу роль відіграє адресація метелика, адже його функція однакова незалежно до етапу перетворення і номера метелика.
Після того як завдання ШПФ виконається, відбувається з збереження результатів роботи у пам'яті. Для цього було використано пам'ять типу MX-29F004T/B.
Наступним корок є передача даних на вихідний порт USB. Через даний порт оброблена інформація може бути передана на будь який зовнішній носій чи просто в зовнішнє середовище.
Висновки
У результаті виконання курсового проекту розроблено функціональну схему процесора для реалізації швидкого перетворення Фур'є. У якості обчислювального процесора взято цифровий сигнальний мікропроцесор ADSP-BF542. Для реалізації заданого алгоритму використано один такий процесор.
Список літератури
1. Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов /Пер. с англ. А.Л. Зайцева, Э.Г. Назаренко, Н.Н. Тетекина; Под ред. Ю.Н. Александрова. - М.:Мир, 1978. - 848 с.
2. Цифровые фильтры и устройства обработи сигналов на интегральных микросхемах: Справочное пособие/Ф.Б. Высоцкий, В.И. Алексеев, В.П. Пачин и др.; Под ред. Б.Ф. Высоцкого.-М.: Радио и связь, 1984.-216 с.
3. Куприянов М.С., Матюшкин Б.Д. Цифровая обработка сигналов: процессоры, алгоритмы, средства проектирования. - Спб.: Политехника, 1998.
4. Марков С. Цифровые сигнальные процессоры. Книга 1, М.:фирма МИКРОАРТ, 1996-144 с.
5. http://www.analog.com.
6. http://www.ti.com.
7. Бабак В.П., Хандецький А.І., Шрюфер Е. Обробка сигналів: підручник для вузів., К., Либідь, 1996. - 390 с.
8. Применение цифровой обработки сигналов/ Под ред. Э. Оппенгейма. - М. Мир, 1980. - 552 с.
9. Яцимірський М.М. Швидкі алгоритми ортогональних тригонометричних перетворень. - Львів: Академічний Експрес, 1997. - 219 с.
Размещено на Allbest.ru
...Подобные документы
Спосіб реалізації алгоритму перетворення Фур`є для сигнального процесора ADSP-2181 для 20-розрядних вхідних даних з часовим прорідженням. Механізми обчислення швидкого перетворення Фур`є за заданою основою. Алгоритм перетворення на заданому процесорі.
курсовая работа [1,6 M], добавлен 03.01.2014Сімейство процесорів ADSP-2100 та їх характеристика. Аналіз ресурсів та структурна схема обчислювального модуля ALU. Призначення регістра ASTAT. Блок-схема алгоритму та програма реалізації ділення цілих чисел на мові Асемблера поточного процесора ADSP.
курсовая работа [463,2 K], добавлен 04.01.2014Розробка програмного продукту на мові С++ з використанням об’єктноорієнтованого підходу для математичних обрахувань задач з геометричними фігурами коло та кільце. Можливості швидкого обчислення виведених даних, їх графічне зображення у вікні програми.
курсовая работа [778,8 K], добавлен 06.05.2014Значення операційної системи - програми, яка завантажується при включенні комп'ютера. Компоненти Windows, передача параметрів у мові С++. Системні ресурси та принципи їх роботи. Розробка алгоритму програми емуляції роботи командного процесора ОС.
курсовая работа [37,5 K], добавлен 18.06.2010Розробка інформаційної системи зберігання, обробки і моделювання алгоритмів обчислення статистичних даних для спортивний змагань. Характеристика предметної області, архітектури бази даних, установки і запуску системи, основних етапів роботи користувача.
курсовая работа [2,0 M], добавлен 26.12.2011Розробка інформаційної системи зберігання, обробки та моделювання алгоритмів обчислення статистичних даних для змагань з плавання і з інших видів спорту. Зміст бази даних, реалізація БД засобами MySQL, створення клієнтського додатка в середовищі PHP.
дипломная работа [4,5 M], добавлен 17.09.2011Зародження системи Matlab. Високоефективна мова інженерних і наукових обчислень. Інтерактивна система, основним об'єктом якої є масив. Обчислення мінімумів, нулів функцій. Апроксимація й інтерполяція даних. Обчислення кінцевих різниць, перетворення Фур'є.
лабораторная работа [146,4 K], добавлен 18.01.2013Проектування процесора для виконання (з використанням доповняльного коду без відновлення розрядів остачі) операції ділення в двійково-десятковій системі числення. Розробка алгоритму виконання операції та операційного автомату. Розробка карти прошивки.
курсовая работа [263,3 K], добавлен 14.03.2013Схема суперскалярної організації процесора. Вплив залежності між даними на роботу суперскалярного процесора. Апаратний паралелізм – це міра здатності процесора отримувати переваги із паралелізму на рівні команд. Запуск команд у суперскалярному процесорі.
реферат [34,9 K], добавлен 08.09.2011Складання блок-схеми і програми обчислення значення функції з заданою точністю та програми табулювання функції з заданим кроком. Обчислення двох значень поліному за допомогою схеми Горнера. Програма введення вхідних даних з клавіатури і з файлу ZAD4.DAT.
контрольная работа [168,6 K], добавлен 29.09.2010Позначення і назва програми, забезпечення, необхідне для її функціонування. Опис логічної структури, алгоритм, структура. Типи комп'ютерів і пристроїв, що використовуються при роботі програми. Формат, описання та спосіб кодування вхідних і вихідних даних.
курсовая работа [163,6 K], добавлен 01.04.2016Мінімізація часу виконання задачі за рахунок розподілу навантаження між декількома обчислювальними пристроями, паралельна модель програмування. Процес розробки паралельного алгоритму. Забезпечення комунікацій між підзадачами, забезпечення надійності.
контрольная работа [170,3 K], добавлен 29.06.2010Обчислення середньої трудомісткості потоку заявок. Визначення мінімальної швидкодії процесора. Дослідження безпріоритетної дисципліни обслуговування. Навантаження на обчислювальну систему. Програма моделювання комп’ютерної системи та програмний код.
курсовая работа [1,2 M], добавлен 15.03.2014Функціонування мікрокомп’ютерів з шинною організацією. Системні локальні шини. Організація та структура пам’яті. Базова система введення-виведення. Режими роботи процесора I80286. Програмна модель процесора. Регістри процесора та умови програмування.
курсовая работа [326,1 K], добавлен 06.06.2013Розробка машинного алгоритму та операційного автомату для виконання операції ділення в двійково-десятковій системі числення з відновленням остачі у оберненому коді. Перевірка роботи керуючого автомату з програмованою логікою та натуральною адресацією.
курсовая работа [178,7 K], добавлен 10.05.2011Реалізація програми на мові асемблера для процесора i8086. Регістрова структура процесора. Використання сегментних регістрів для апаратної підтримки найпростішої моделі сегментованої пам'яті. Формування арифметичних прапорців. Система команд процесора.
контрольная работа [240,5 K], добавлен 27.02.2013Розробка програми для моделювання роботи алгоритму Дейкстри мовою C# з використанням об’єктно-орієнтованих принципів програмування. Алгоритм побудови робочого поля. Програмування графічного інтерфейсу користувача. Тестування програмного забезпечення.
курсовая работа [991,4 K], добавлен 06.08.2013Формування квадратної транспонованої матриці, отримання з неї компонентів вектора та обчислення значення функції в мові Pascal. Базова програма реалізації алгоритму. Сервісний модуль обслуговування матриці. Головна програма та результати її роботи.
курсовая работа [40,2 K], добавлен 10.03.2011Операційна система MicroDSP-RTOS, їх загальна характеристика та призначення, оцінка можливостей і інструментарій. Управління завданнями в даній операційній системі, синхронізація та взаємодія задач. Підтримка MicroDSP-RTOS в MetaDSP різними програмами.
контрольная работа [832,8 K], добавлен 21.05.2010Блок-схема алгоритму та функціональні ряди. Код програми обчислення визначених інтегралів. Операції з масивами та значення накопичення функціональної суми. Діапазон зміни аргументу і обчислення функціональної суми у режимі відображення формул та графіки.
отчет по практике [2,7 M], добавлен 30.11.2011
