Контролер синхронно послідовного передавання даних

Размещено на http://www.allbest.ru/

Анотація

В дипломному проекті проведений огляд інтерфейсів та контролерів передачі даних та технічні особливості реалізації контролера послідовної та паралельної передачі даних. Проведений огляд способів синхронізації передачі і приймання інформації.

Здійснено проектування контролера, який відповідає за послідовне синхронне передавання даних. Також здійснена розробка програми керування контролером.

Проведений відповідний розрахований економічний ефект розробленого пристрою.

Annotation

In the this project i took a review of different interfaces and controllers of data transferring and technical features of controllers serial and parallel data transfering. I took a review of ways to synchronize the transmission and reception of information.

I have designingned a controller, responsible for synchronous serial data transmission. Also have created a softvare for controlling my device of data transmission.

Besides I have calculated economic benefit of the developed device.

Зміст

Вступ

1. Основна частина

1.1 Обмін даними

1.2 Паралельна передача даних

1.3 Огляд послідовної передачі даних

1.3.1 Асинхронний послідовний інтерфейс

1.3.2 Синхронний послідовний інтерфейс

1.4 Вибір та опис структурної схеми контролера послідовного синхронного приймання даних

2. Розроблення принципової схеми контролера

2.1 Опис елементної бази контролера

2.2 Дешифратор К555ИД7

2.3 Буферний реєстр КР580ИР82

2.4 Реєстр зсуву К155ИР13

2.5 D-тригер К155ТМ2 і RS-тригер К555ТР2

2.6 Логічні елементи

2.7 Мікросхема К555АГЗ

3. Економічна частина

3.1 Економічна характеристика проектного виробу

3.2 Визначення комплексного показника якості

3.3 Визначення показників економічної ефективності проектних рішень

3.3.1 Умови економічної ефективності

3.3.2 Визначення собівартості і ціни спроектованого пристрою

3.3.3 Визначення економічного ефекту в сфері експлуатації

3.4 Висновки

Висновки

Список використаних джерел

Додатки

Вступ

послідовна передача дані

Підключення зовнішніх пристроїв до системної шини здійснюється за допомогою електронних схем, що називаються контролерами вводу/виводу (інтерфейсами вводу/виводу). Вони узгоджують рівні електричних сигналів, а також перетворюють машинні дані в формат, потрібний пристрою, і навпаки. Зазвичай контролери вводу/виводу конструктивно оформляються разом з процесором у вигляді інтерфейсних плат .

Розглянемо деякі загальні питання, пов'язані з обміном даними між ЗП і мікроЕОМ. Існують два способи передачі слів інформації по лініях даних: паралельний, коли одночасно пересилаються всі біти слова, і послідовний, коли біти слова пересилаються по черзі, починаючи, наприклад, з його молодшого розряду.

Так як між окремими провідниками шини для паралельної передачі даних існує електрична ємність, то при зміні сигналу, переданого по одному з провідників, виникає перешкода (короткий викид напруги) на інших провідниках. Зі збільшенням довжини шини (збільшенням ємності провідників) перешкоди зростають і можуть сприйматися приймачем як сигнали. Тому робоча відстань для шини паралельної передачі даних обмежується довжиною 1-2 м, і лише за рахунок істотного подорожчання шини або зниження швидкості передачі довжину шини можна збільшити до 10-20 м.

Вказана обставина і бажання використовувати для дистанційної передачі інформації телеграфні і телефонні лінії зумовили широке поширення способу послідовного обміну даними між ЗП і мікроЕОМ і між декількома мікроЕОМ. Можливі два режими послідовної передачі даних: синхронний і асинхронний.

Під послідовною передачею даних розуміють процес передачі даних по одному біту за один проміжок часу, послідовно один за одним по одному комунікаційному каналу або комп'ютерній шині, на відміну від паралельної передачі даних, при якій кілька біт пересилаються одночасно по лінії зв'язку з декількох паралельних каналів.

Послідовна передача завжди використовується при зв'язку на далекі відстані і в більшості комп'ютерних мереж, так як вартість кабелю і труднощі синхронізації роблять паралельну передачу даних неефективною. При передачі даних на короткі відстані послідовні комп'ютерні шини також використоЗПються все частіше, так як і тут недоліки паралельних шин переважують їх переваги в простоті. Розвиток технології для забезпечення цілісності сигналу від передавача до приймача і досить висока швидкість передачі даних роблять послідовні шини конкурентоспроможними.

1. Основна частина

1.1 Обмін даними

Введенням/виведенням (ВВ) називається передача даних між ядром ЕОМ, що включає в себе мікропроцесор і основну пам'ять, і зовнішніми пристроями (ЗП). Це єдиний засіб взаємодії ЕОМ з "зовнішнім світом", і архітектура ВВ,

а саме режими роботи, формати команд, особливості переривань, швидкість обміну тощо, безпосередньо впливає на ефективність всієї системи. За час еволюції ЕОМ підсистема ВВ зазнала найбільших змін завдяки розширенню сфери застосування ЕОМ і появі нових зовнішніх пристроїв. Особливо важливу роль засобу ВВ грають в керуючих ЕОМ. Розробка апаратних засобів і програмного забезпечення ВВ є найбільш складним етапом проектування нових систем на базі ЕОМ, а можливості ВВ серійних машин представляють собою один з важливих параметрів, що визначають вибір машини для конкретного застосування.

В процесі введення/виводу передається інформація двох видів: керуючі дані (слова) і власне дані, або дані-повідомлення. Керуючі дані від процесора, звані також командними словами або наказами, ініціюють дії, не пов'язані безпосередньо з передачею даних, наприклад запуск пристрою, заборона переривань і т.п. Керуючі дані від зовнішніх пристроїв називаються словами стану, вони містять інформацію про певні ознаки, наприклад про готовність пристрою до передачі даних, про наявність помилок при обміні і т.п. Стан зазвичай представляється в декодованому формі - один біт для кожної ознаки.

Реєстр, що містить групу біт, до якої процесор звертається в операціях ВВ, утворює порт ВВ. Таким чином, найбільш загальна програмна модель зовнішнього пристрою, який може виконувати введення та виведення, містить чотири реєстри ВВ: реєстр вихідних даних (вихідний порт), реєстр вхідних даних (вхідний порт), реєстр управління і реєстр стану (Рис 1.1).Кожен з цих реєстрів повинен мати однозначну адресу, який ідентифікується дешифратором адреси. Залежно від особливостей пристрою загальна модель конкретизується, наприклад, окремі реєстри стану та управління об'єднуються в один реєстр, у пристрої введення (виведення) є тільки реєстр вхідних (вихідних) даних, для введення і виведення використовується двонаправлений порт.

Рис 1.1 Загальна програмна модель зовнішнього пристрою

Безпосередні дії, пов'язані з введенням/виведенням, реалізуються одним із двох способів, що розрізняються адресацією реєстрів ВВ.

Інтерфейс з ізольованими шинами характеризується роздільною адресацією пам'яті і зовнішніх пристроїв при обміні інформацією. Ізольований ВВ передбачає наявність спеціальних команд введення/виводу, загальний формат яких показаний на Рис 1.2. При виконанні команди введення IN вміст вхідного реєстра PORT передається у внутрішній реєстр REG процесора, а при виконанні команди OUT вміст реєстра REG передається у вихідний порт PORT. У процесорі можуть бути і інші команди, пов'язані з ВВ і пов'язані з перевіркою і модифікацією вмісту реєстра управління та стану.



Рис 1.2. Команди введення/виводу (загальний формат)

Неважко помітити, що в цьому способі адресний простір портів введення і виведення ізольовано від адресного простору пам'яті, тобто в ЕОМ один і той же адресу можуть мати порт ВВ і осередок пам'яті. Поділ адресних просторів здійснюється за допомогою сигналів, що відносяться до систем ВВ і пам'яті (MEMR # - зчитування даних з пам'яті, MEMW # - запис даних в пам'ять, IOR # - читання порту ВВ, IOW # - запис в порт ВВ) (# -активний низький рівень сигналів).

У ЕОМ, розрахованої на ізольований ВВ, неважко перейти до ВВ, відображеному на пам'ять. Якщо, наприклад, адресний простір пам'яті становить 64 Кбайт, а для програмного забезпечення досить 32 Кбайт, то область адрес від 0 до 32 К-1 використовується для пам'яті, від 32 К до 64 К-1 - для введення/виводу. При цьому ознакою, диференціюються звернення до пам'яті і портів ВВ, може бути старший біт адреси.

Таким чином, інтерфейс із загальними шинами (введення/виведення з відображенням на пам'ять) має організацію, при якій частина загального адресного простору відводиться для зовнішніх пристроїв, реєстри яких адресуються так само, як і осередки пам'яті. В цьому випадку для адресації портів ВВ використовуються повні адресні сигнали: READ - читання, WRITE -- запис.

В операційних системах ЕОМ є набір підпрограм (драйверів ВВ), які керують операціями ВВ стандартних зовнішніх пристроїв. Завдяки їм користувач може не знати багатьох особливостей ЗП та інтерфейсів ВВ, а застосовувати чіткі програмні протоколи.

1.2 Паралельна передача даних

Паралельна передача даних між контролером і ЗП є за своєю організацієюнайбільш простим способом обміну. Для організації паралельної передачіданих крім шини даних, кількість ліній в якій дорівнює числу одночаснопереданих бітів даних, використовується мінімальна кількість керуючих сигналів.

Для формування керуючого сигналу "Вихідні дані готові" і прийому з ЗП керуючого сигналу "Дані прийняті" в контролері використовується однорозрядних адресується реєстр стану й керування А2 (зазвичай використовуються роздільні реєстр стану і реєстр управління). Одночасно із записом чергового байта даних із шини даних системного інтерфейсу в адресується реєстр даних контролера (порт виводу А1) в реєстр стану й керування записується логічна одиниця. Тим самим формується керуючий сигнал "Вихідні дані готові" в шині зв'язку з ЗП.

ЗП, прийнявши байт даних, керуючим сигналом "Дані прийняті" обнуляє реєстр стану контролера. При цьому формуються керуючий сигнал системного інтерфейсу "Готовність ЗП" і ознака готовності ЗП до обміну, рухаючись в процесор по одній з ліній шини даних системного інтерфейсу за допомогою стандартної операції введення при реалізації програми асинхронного обміну.

Логіка управління контролера забезпечує селекцію адрес реєстрів контролера, прийом керуючих сигналів системного інтерфейсу і формування на їх основі внутрішніх керуючих сигналів контролера, формування керуючого сигналу системного інтерфейсу "Готовність ЗП".Для сполучення реєстрів контролера з шинами адреси і даних системного інтерфейсу в контролері використовуються відповідно приймачі шини адреси і приймачі шини даних.

Розглянемо на прикладі, яким чином контролер ЗП забезпечує паралельну передачу даних в ЗП під управлінням програми асинхронного обміну.Алгоритм асинхронного обміну в даному випадку передачі простий.

1. Процесор мікроЕОМ перевіряє готовність ЗП до прийому даних.

2. Якщо ЗП готово до прийому даних (в даному випадку це логічний 0 в нульовому розряді реєстру А2), то дані передаються з шини даних системного інтерфейсу в реєстр даних А1 контролера і далі в ЗП. Інакше повторюється п. 1.

Приклад 1.1. Фрагмент програми передачі байта даних в асинхронному режимі з використанням паралельного контролера ЗП (Рис 1.5). Для написання програми асинхронної передачі скористаємося командами процесора 8086.

MOV	DX, A2	номер порта A2 вводимо в DX
m1:IN	AL, DX	читання байту з порта A2
TEST	AL, 1	перевірка нульового стану реєстру А2
JNS	Ml	перехід на мітку ml якщо розряд не нульовий
MOV	AL, 64	байт, що виводимо помістимо в AL
MOV	DX, A1	номер порта A1 вводимо в DX
OUT	DX, AL	вміст реєстра AX передаємо в порт A1

Команда у другому рядку призводить до наступних дій. При її виконанні процесор по шині адреси передає в контролер адресу А2, супроводжуючи його сигналом "Введення" (IORD #; тут і далі в дужках вказані сигнали на шині ISA). Логіка управління контролера, реагуючи на ці сигнали, забезпечує передачу в процесор вмісту реєстра стану А2 по шині даних системного інтерфейсу.

Команда в третьому рядку призводить до наступних дій. Процесор перевіряє значення відповідного розряду прийнятих даних. Нуль у цьому розряді вказує на неготовність ЗП до прийому даних і, отже, на необхідність повернення до перевірки вмісту А2, т. е. процесор, виконуючи три перші команди, очікує готовності ЗП до прийому даних. Одиниця в цьому розряді підтверджує готовність ЗП і, отже, можливість передачі байта даних.

У сьомий рядку здійснюється пересилання даних з реєстра AX процесора в реєстр даних контролера А1. Процесор по шині адреси передає в контролер адресу А1, а по шині даних - байт даних, супроводжуючи їх сигналом "Висновок" (IOW #). Логіка управління контролера забезпечує запис даних із шини даних в реєстр даних А1 і встановлює в нуль біт готовності реєстра стану А2, формуючи тим самим керуючий сигнал для ЗП "Вихідні дані готові". ЗП приймає байт даних і керуючим сигналом "Дані прийняті" встановлює в одиницю реєстр стану А2. (Далі контролер ЗП по цьому сигналу може сформувати і передати в процесор сигнал "Готовність ЗП", який в даному випадку сповіщає процесор про прийом даних зовнішнім пристроєм і дозволяє процесору зняти сигнал "Висновок" і тим самим завершити цикл виведення даних в команді пересилання, проте в IBM-сумісних персональних комп'ютерах з шиною ISA сигнал "Готовність ЗП" не формується, а є сигнал IO CH RDY #, що дозволяє продовжити цикл обміну, якщо пристрій недостатньо швидкий. В даному випадку немає необхідності в сигналі "Готовність ЗП", т.к . шина ISA є синхронної і, отже, всі операції виконуються по тактових імпульсах).

Блок-схема простого контролера ЗП, що забезпечує побайтно прийом даних з ЗП, наведена на Рис 1.6. У цьому контролері при взаємодії з зовнішнім пристроєм також використовуються два керуючих сигналу: "Дані від ЗП готові" і "Дані прийняті"



Рис 1.6 Простий паралельний контролер вводу

Для формування керуючого сигналу "Дані прийняті" та прийому з ЗП керуючого сигналу "Дані від ЗП готові" використовується однорозрядних адресується реєстр стану й керування А2.

Зовнішній пристрій записує в реєстр даних контролера А1 черговий байт даних і керуючим сигналом "Дані від ЗП готові" встановлює в одиницю реєстр стану й керування А2.

При цьому формуються: керуючий сигнал системного інтерфейсу "Готовність ЗП", ознака готовності ЗП до обміну, рухаючись в процесор по одній з ліній шини даних системного інтерфейсу за допомогою операції введення при реалізації програми асинхронного обміну.

Тим самим контролер сповіщає процесор про готовність даних в реєстрі А1. Процесор, виконуючи програму асинхронного обміну, читає байт даних з реєстра даних контролера і обнуляє реєстр стану й керування А2. При цьому формується керуючий сигнал "Дані прийняті" в шині зв'язку із зовнішнім пристроєм.

Логіка управління контролера і приймачі шин системного інтерфейсу виконують ті ж функції, що і в контролері виводу (див. Рис 1.5),
Розглянемо роботу паралельного інтерфейсу вводу при реалізації програми асинхронного обміну. Алгоритм асинхронного введення так само простий, як і асинхронного виведення.

1. Процесор перевіряє наявність даних в реєстрі даних контролера А1.

2. 2. Якщо дані готові (логічна 1 в реєстрі А2), то вони передаються з реєстра даних А1 на шину даних системного інтерфейсу і далі в реєстр процесора або елемент пам'яті мікрокомп'ютера. Інакше повторюється п. 1.

3. Приклад 1.2. Фрагмент програми прийому байта даних в асинхронному режимі з використанням паралельного інтерфейсу.

MOV	DX, A2	номер порта A2 вводимо в DX
m1:IN	AL, DX	читання байту з порта A2
TEST	AL, 1	перевірка нульового стану реєстру стану A2
JZ	Ml	перехід на мітку ml якщо розряд не нульовий
MOV	DX, A1	номер порта A1 вводимо в DX
IN	AL, DX	вміст реєстра A1 передаємо в реєстр AL

У третьому рядку виконується перевірка вмісту реєстра А2, тобто ознаки наявності даних в реєстрі даних А1. Команда виконується точно так само, як і в прикладі 2.1. Одиниця в нульовому розряді (вміст реєстра А2) підтверджує, що дані від ЗП записані в реєстр даних контролера і необхідно переслати їх на шину даних. Нуль в знаковому розряді вказує на неготовність даних від ЗП і, отже, на необхідність повернутися до перевірки готовності.

IN AL, DX - пересилання даних з реєстра даних контролера А1 в реєстр процесора AL. Процесор передає в контролер по шині адреси системного інтерфейсу адресу A1, супроводжуючи його сигналом "Введення". Логіка управління контролера у відповідь на сигнал "Введення" (IORD #) забезпечує передачу байта даних з реєстра даних А1 на шину даних і, в загальному випадку, але не в IBM-сумісному персональному комп'ютері із шиною ISA, супроводжує його сигналом "Готовність ЗП" , який підтверджує наявність даних від ЗП на шині даних і за яким процесор зчитує байт із шини даних і поміщає його в зазначений реєстр. (В IBM-сумісному персональному комп'ютері із шиною ISA процесор зчитує байт із шини даних після закінчення певного часу після установки сигналу IORD #). Потім логіка управління обнуляє реєстр стану й керування А2, формуючи тим самим керуючий сигнал для зовнішнього пристрою "Дані прийняті".Таким чином завершується цикл введення даних.

Як видно з розглянутих прикладів, для прийому або передачі одного байта даних процесору необхідно виконати всього кілька команд, час виконання яких і визначає максимально досяжну швидкість обміну даними при паралельній передачі. Таким чином, при паралельній передачі забезпечується досить висока швидкість обміну даними, яка обмежується тільки швидкодією ЗП.

1.3 Огляд послідовної передачі даних

Використання послідовних ліній зв'язку для обміну даними з зовнішніми пристроями покладає на контролери ЗП додаткові порівняно з контролерами для паралельного обміну функції. По-перше, виникає необхідність перетворення формату даних: з паралельного формату, в якому вони надходять в контролер ЗП з системного інтерфейсу мікроЕОМ, в послідовний при передачі в ЗП і з послідовного в паралельний при прийомі даних з ЗП. По-друге, потрібно реалізувати відповідний режиму роботи зовнішнього пристрою спосіб обміну даними: синхронний або асинхронний.

При синхронної послідовної передачі кожен передаваний біт даних супроводжується імпульсом синхронізації, що інформує приймач про наявність на лінії інформаційного біта. Отже, між передавачем і приймачем повинні бути протягнуті мінімум три дроти: два для передачі імпульсів синхронізації і біт даних, а також загальний заземлений провідник. Якщо ж передавач (наприклад, мікроЕОМ) і приймач (наприклад, дисплей) рознесені на кілька метрів, то кожен з сигналів (інформаційний і синхронізуючий) доведеться посилати або за екрановані (телевізійного) кабелю, або за допомогою витої пари дротів, один з яких заземлений або передає сигнал, інверсний основного.

Синхронна послідовна передача починається з пересилання в приймач одного або двох символів синхронізації (не плутати з імпульсами синхронізації). Отримавши такий символ (символи), приймач починає прийом даних та їх перетворення в паралельний формат. Природно, що при такій організації синхронної послідовної передачі вона доцільна лише для пересилки масивів слів, а не окремих символів. Ця обставина, а також необхідність використання для обміну порівняно дорогих (чотирипровідних або кабельних) ліній зв'язку завадило широкому поширенню синхронної послідовності передачі даних.

Асинхронна послідовна передача даних означає, що у передавача і приймача немає загального генератора синхроімпульсів і що синхронізуючий сигнал не посилається разом з даними. Як же в такому випадку приймач буде дізнаватися про моменти початку та завершення передачі біт даних. Опишемо просту процедуру, яку можна використовувати, якщо передавач і приймач асинхронної послідовної передачі даних узгоджені по формату і швидкості передачі.

Стандартний формат асинхронної послідовної передачі даних, що використовується в ЕОМ і ЗП, містить п. пересилаються біт інформації (при пересиланні символів одно N 7 або 8 бітам) і 3-4 додаткових біта: стартовий біт, біт контролю парності (або непарності) і 1 або 2 степових бита (Рис 1.3, а). Біт парності (або непарності) може бути відсутнім. Коли передавач не діє (дані не надсилаються на лінію), на лінії зберігається рівень сигналу, що відповідає логічній 1.

Рис 1.3. Формат асинхронної послідовної передачі даних

Передавач може почати пересилання символу в будь-який момент часу за допомогою генерування стартового біта, т. е. перекладу лінії в стан логічного 0 на час, точно рівне часу передачі біта. Потім відбувається передача бітів символу, починаючи з молодшого значущого біта, за яким слід додатковий біт контролю по парності або непарності. Далі за допомогою стопового біта лінія переводиться в стан логічної 1 (Рис 1.3, б).При одиничному бите контролю стоповий біт не змінює стану сигналу на лінії. Стан логічного 1 повинно підтримуватися протягом проміжку часу, рівного 1 або 2 часи передачі біта.

Проміжок часу від початку стартового біта до кінця стопового біта (степових біт) називається кадром. Відразу після степових біт передавач може посилати новий стартовий біт, якщо є інший символ для передачі, в іншому випадку рівень логічної 1 може зберігатися протягом усього часу, поки не діє передавач. Новий стартовий біт може бути посланий в будь-який момент часу після закінчення стопового біта, наприклад, через проміжок часу, рівний 0,43 або 1,5 часу передачі біта.

У лініях послідовної передачі даних передавач і приймач мають бути узгоджені за всіма параметрами формату, зображеного на рис. 8, включаючи номінальний час передачі біта. Для цього в приймачі встановлюється генератор синхроімпульсів, частота якого повинна збігатися з частотою аналогічного генератора передавача. Крім того, для забезпечення оптимальної захищеності сигналу від спотворення, шумів і розкиду частоти синхроімпульсів приймач повинен зчитувати приймається біт в середині його тривалості. Розглянемо роботу приймача з того моменту, коли він закінчив прийом символу даних і перейшов в режим виявлення стартового біта наступного слова.

Якщо лінія перейшла в стан логічного нуля і перебуває в цьому стані протягом часу, не меншого половини тимчасового інтервалу передачі біта, то приймач переводиться в режим зчитування біт інформації. В іншому випадку приймач залишається в режимі виявлення, так як найімовірніше це був не стартовий біт, а шумова перешкода. У новому режимі приймач виробляє сигнали зчитування через інтервали, рівні часу передачі біта, т.е. виконує зчитування і збереження прийнятих біт приблизно на середині їхньої передачі. Аналогічним чином будуть лічені біт контролю парності і сигнал логічної одиниці (стоповий біт). Якщо виявилося, що на місці стопового біта виявлений сигнал логічного нуля, то відбулася "Помилка кадру" і символ прийнятий неправильно. Інакше перевіряється, парне чи загальне число одиниць в інформаційних бітах і бите контролю, і якщо воно парне, проводиться запис прийнятого символу в буфер приймача.

Передній фронт стартового біта сигналізує про початок надходження переданої інформації, а момент його появи служить точкою відліку часу для зчитування біт даних. Стоповий біт надає час для запису прийнятого символу в буфер приймача і забезпечує можливість виявлення помилки кадру. Найбільш часто помилки кадру з'являються тоді, коли приймач помилково синхронізований з бітом 0, який насправді не є стартовим бітом. Якщо передавач не діє (посилає сигнал логічної одиниці) протягом одного кадру або більше, то завжди можна відновити правильну синхронізацію. Гірше йде справа при розсинхронізації генераторів передавача і приймача, коли часовий інтервал між сигналами зчитування прийнятих бітів буде менше або більше часу передачі біта.

Наприклад, якщо при зчитуванні бітів посилки, показаної на рис. 3,3 б, часовий інтервал між сигналами зчитування стане на 6% менше, ніж час передачі біта, то восьмий і дев'ятий сигнали зчитування будуть вироблені тоді, коли на лінії знаходиться біт контролю парності (Рис 1.4). Отже, не буде виявлений стоповий біт і буде зафіксована помилка кадру, незважаючи на правильність прийнятої інформації. Однак при 18%-й розсинхронізації генераторів, коли замість коду (01110001), приймач зафіксує код (11100001), ніяких помилок не буде виявлено - парність дотримана і стоповий (дев'ятий по порядку) біт дорівнює 1 (див. Рис 1.4.).



Рис 1.4 Помилка через розсинхронізації генераторів передавача і приймача

1.3.1 Асинхронний послідовний інтерфейс

Організація асинхронного послідовного обміну даними із зовнішнім пристроєм ускладнюється тим, що на передавальної і приймальної стороні послідовної лінії зв'язку використовуються налаштовані на одну частоту, але фізично різні генератори тактових імпульсів і, отже, загальна синхронізація відсутня. Розглянемо на прикладах організацію контролерів послідовних інтерфейсів для послідовних асинхронних передачі і прийому даних.

Найпростіший контролер для асинхронної передачі даних в ЗП по послідовної лінії зв'язку представлений на Рис 1.8. Він призначений для передачі даних у форматі з двома стопових битами.



Рис 1.8 Контролер послідовної асинхронної передачі

Після передачі чергового байта даних в реєстр стану А2 записується 1.Одиничний вихідний сигнал реєстра А2 інформує процесор про готовність контролера до прийому наступного байта даних і передачі його по лінії зв'язку в ЗП. Цей же сигнал забороняє формування імпульсів зі схеми вироблення імпульсів зсуву - дільника частоти сигналів тактового генератора на 16. Лічильник імпульсів зсуву (лічильник по мод 10) знаходиться в нульовому стані і його одиничний вихідний сигнал надходить на вентиль І, готуючи ланцюг вироблення сигналу завантаження зсувового реєстра.

Процес передачі байта даних починається з того, що процесор, виконуючи команду "Висновок", виставляє цей байт на шині даних. Одночасно процесор формує керуючий сигнал системного інтерфейсу "Висновок", за яким виробляються запис переданого байта в буферний реєстр А1, скидання реєстра стану А2 і формування на вентилі І сигналу "Завантаження". Рухаючись байт переписується в розряди 1, ... , 8 зсувового реєстра, в нульовий розряд зсувового реєстра записується 0 (стартовий біт), а в розряди 9 і 10 - 1 (степових біти). Крім того, знімається сигнал "Скидання" з дільника частоти, він починає накопичувати імпульси генератора тактовою частоти і в момент прийому шістнадцятого тактового імпульсу виробляє імпульс зсуву.

На вихідний лінії контролера "Дані" підтримується стан 0 (значення стартового біта) до тих пір, поки не буде вироблений перший імпульс зсуву. Імпульс зсуву змінить стан лічильника імпульсів зсуву і перепише в нульовий розряд зсувового реєстра перший інформаційний біт переданого байта даних. Стан, відповідне значенню цього біта, буде підтримуватися на лінії "Дані" до наступного імпульсу зсуву.

Аналогічно будуть передані інші інформаційні біти, перший стоповий біт і, нарешті, другий стоповий біт, при передачі якого лічильник імпульсів зсуву знову встановиться в нульовий стан. Це призведе до запису 1 в реєстр стану А2. Одиничний сигнал з виходу реєстра А2 заборонить формування імпульсів зсуву, а також інформує процесор про готовність до прийому нового байта даних. Після завершення передачі чергового кадру (стартового біта, інформаційного байта і двох степових біт) контроллер підтримує в лінії зв'язку рівень логічної одиниці (значення другого стопового біта).

Рис 1.9 Контролер послідовного асинхронного прийому

Рівень логічної одиниці надходить по лінії "Дані" в контролер для асинхронного прийому даних (Рис 1.9). Цей рівень створює умови для вироблення сигналу, що забороняє роботу дільника частоти генератора тактових імпульсів. Дійсно, після прийому попереднього байта даних лічильник імпульсів зсуву (лічильник з mod 9) знаходиться в нульовому стані і на вентиль І надходять два одиничних сигналу: з лічильника зрушень і з лінії "Дані". На виході вентиля І виробляється сигнал скидання дільника частоти сигналів тактового генератора, що забороняє формування імпульсів зсуву.

В момент зміни стопового біта на стартовий біт (момент початку передачі нового кадру) на лінії "Дані" з'явиться рівень логічного нуля і тим самим буде знято сигнал скидання з дільника частоти. Стан 4-розрядного двійкового лічильника (дільника частоти) почне змінюватися. Коли на лічильнику накопичиться значення 8, він видасть сигнал, що надходить на входи зсувового реєстра і лічильника імпульсів зсуву. Так як частота сигналів генератора тактових імпульсів приймача повинна збігатися з частотою генератора тактових імпульсів передавача, то зсув (зчитування) біта відбудеться приблизно на середині тимчасового інтервалу, відведеного на передачу біта даних, т. е. часу, необхідного для вироблення шістнадцяти тактових імпульсів. Це робиться для зменшення ймовірності помилки через можливе відмінності частот генераторів передавача і приймача, спотворення форми переданих сигналів (перехідні процеси) і т. п. Наступний зсув відбудеться після проходження шістнадцяти тактових імпульсів, т. е. на середині тимчасового інтервалу передачі першого інформаційного біта.

При прийомі в зсувний реєстр дев'ятого біта кадру (восьмого інформаційного біта), з нього "висунеться" стартовий біт і, отже, в сдвиговом реєстрі буде розміщений весь прийнятий байт інформації. В цей момент лічильник імпульсів зсуву прийде в нульовий стан і на його виході буде вироблений одиничний сигнал, за яким вміст зсувового реєстра перепишеться в буферний реєстр, в реєстр стану А2 запишеться 1 і він буде інформувати процесор про закінчення прийому чергового байта, вентиль І підготується до виробленні сигналу "Скидання" (цей сигнал сформується після приходу першого стопового біта).

Отримавши сигнал готовності (1 в реєстрі А2), процесор виконає команду "Введення" (див. приклад 2,2 Паралельної передачі даних). При цьому виробляється керуючий сигнал системного інтерфейсу "Введення", за яким проводяться пересилання прийнятого байта даних з буферного реєстра в процесор (сигнал "Читання") і скидання реєстра стану А2.

Зазначимо, що для простоти викладу в контролері на рис. 14 не показані схеми контролю степових біт прийнятого кадру. Не показані також схеми контролю парності або непарності (паритету) переданої інформації (зазвичай в переданому байті восьмому биту надається значення 0 або 1, так щоб в цьому байті було парне кількість одиниць). У реальних контролерах є такі схеми, і якщо контролер не приймає з лінії зв'язку потрібної кількості степових біт або виробляється сигнал помилки паритету в схемі контролю парності, то прийняті в поточному кадрі біти даних ігноруються і контролер очікує надходження нового стартового біта.

Обмін даними з ЗП по послідовним лініях зв'язку широко використовується в мікроЕОМ, особливо в тих випадках, коли не потрібно високої швидкості обміну. Разом з тим застосування в них послідовних ліній зв'язку з ЗП обумовлено двома важливими причинами. По-перше, послідовні лінії зв'язку прості по своїй організації: два дроти при симплексного і напівдуплексної передачі і максимум чотири - при дуплексній. По-друге, в мікроЕОМ використовуються зовнішні пристрої, обмін з якими необхідно вести в послідовному коді.

В сучасних мікроЕОМ застосовують, як правило, універсальні контролери для послідовного ВВ, що забезпечують як синхронний, так і асинхронний режим обміну даними з ЗП.

1.3.2 Синхронний послідовний інтерфейс

Простий контролер для синхронної передачі даних у ЗП по послідовної лінії зв'язку (послідовний інтерфейс) представлений на Рис 1.7.

Рис 1.7 Контролер послідовної синхронної передачі

Восьмирозрядний адресується буферний реєстр контролера А1 служить для тимчасового зберігання байта даних до його завантаження в зсувний реєстр. Запис байта даних в буферний реєстр з шини даних системного інтерфейсу проводиться так само, як і в паралельному інтерфейсі (див. Паралельна передача даних і Рис 1.5), тільки за наявності одиниці в однорозрядною адресуються реєстрі стану контролера А2. Одиниця в реєстрі стану вказує на готовність контролера прийняти черговий байт в буферний реєстр. Вміст реєстра А2 передається в процесор по одній з ліній шини даних системного інтерфейсу і використовується для формування керуючого сигналу системного інтерфейсу "Готовність ЗП".При запису чергового байта в буферний реєстр A1 обнуляється реєстр стану А2.

Програма запису байта даних в буферний реєстр аналогічна програмі з прикладу 2,1 за винятком команди переходу: замість команди JNZ m1 (перехід, якщо не нуль) необхідно використовувати команду JZ m1 (перехід, якщо нуль).

Перетворення даних з паралельного формату, в якому вони надійшли в буферний реєстр контролера з системного інтерфейсу, в послідовний і передача їх на лінію зв'язку виробляються в сдвиговом реєстрі за допомогою генератора тактових імпульсів і двійкового трехразрядного лічильника імпульсів наступним чином.

Послідовна лінія зв'язку контролера з ЗП підключається до виходу молодшого розряду зсувового реєстра. За чергового тактовому імпульсу вміст зсувового реєстра зсувається на один розряд вправо і в лінію зв'язку "Дані" видається значення чергового розряду. Одночасно зі зрушенням в ЗП передається по окремій лінії "Синхронізація" тактовий імпульс. Таким чином, кожен передаваний по лінії "Дані" біт інформації супроводжується синхронізуючим сигналом по лінії "Синхронізація", що забезпечує його однозначне сприйняття на приймальному кінці послідовної лінії зв'язку.

Кількість переданих в лінію тактових сигналів, а отже, і переданих біт інформації підраховується лічильником тактових імпульсів. Як тільки вміст лічильника стає рівним 7, т. е. в лінію передані 8 біт (1 байт) інформації, формується керуючий сигнал "Завантаження", що забезпечує запис в зсувний реєстр чергового байта з буферного реєстра. Цим же керуючим сигналом встановлюється в "1" реєстр стану. Черговим тактовим імпульсом лічильник буде скинутий в "0", і почнеться черговий цикл видачі восьми бітів інформації з зсувового реєстра в лінію зв'язку.

Синхронна послідовна передача окремих бітів даних на лінію зв'язку повинна проводитися без будь-якого перерви, і наступний байт даних має бути завантажений в буферний реєстр з системного інтерфейсу за час, що не перевищує часу передачі восьми бітів в послідовну лінію зв'язку.

При запису байта даних в буферний реєстр обнуляється реєстр стану контролера. Нуль у цьому реєстрі вказує, що в лінію зв'язку передається байт даних з зсувового реєстра, а наступний передається байт даних завантажений в зсувний реєстр.

Контролер для послідовного синхронного прийому даних з ЗП складається з тих же компонентів, що і контролер для синхронної послідовної передачі, за винятком генератора тактових імпульсів.

Основним елементом аналогових мікросхем є транзистори (біполярні або польові). Різниця в технології виготовлення транзисторів істотно впливає на характеристики мікросхем. Тому нерідко в описі мікросхеми вказують технологію виготовлення, щоб підкреслити тим самим загальну характеристику властивостей і можливостей мікросхеми. У сучасних технологіях об'єднують технології біполярних і польових транзисторів, щоб добитися поліпшення характеристик мікросхем.

2. Розроблення принципової схеми контролера

2.1 Опис елементної бази контролера

Мікросхеми на уніполярних (польових) транзисторах -- найекономічніші (по споживанню струму) :

МОH-логіка (метал-оксид-напівпровідник логіка) -- мікросхеми формуються з польових транзисторів n -МОH або p -МОH типу;

КМОН-логіка (комплемент МОН-логика) -- кожен логічний елемент мікросхеми складається з пари взаємодоповнюючих (комплементу) польових транзисторів (n -МОН і p -МОН).

Мікросхеми на біполярних транзисторах:

РТЛ -- транзисторна для резистора логіка (застаріла і замінена на ТТЛ);

ДТЛ -- діодно-транзисторна логіка (застаріла, замінена на ТТЛ);

ТТЛ -- транзисторно-транзисторна логіка -- мікросхеми зроблені з біполярних транзисторів з багатоемітерними транзисторами на вході;

ТТЛШ -- транзисторно-транзисторна логіка з діодами Шотки -- вдосконалена

ТТЛ, в якій використовуються біполярні транзистори з ефектом Шотки;

ЕЗЛ -- емітерно-пов'язана логіка -- на біполярних транзисторах, режим роботи яких підібраний так, щоб вони не входили в режим насичення, -- що істотно підвищує швидкодію;

ІІЛ -- інтегрально-інжекційна логіка.

КМОН і ТТЛ (ТТЛШ) технології є найбільш поширеними логіками мікросхем. Де необхідно економити споживання струму, застосовують КМОП-технологію, де важливіше швидкість і не потрібно економію споживаної потужності застосовують ТТЛ-технологію. Слабким місцем КМОП-микросхем є уразливість від статичної електрики -- досить торкнутися рукою виводів мікросхеми і її цілісність вже не гарантується. З розвитком технологій ТТЛ і КМОН мікросхеми за параметрами зближуються і, як наслідок, наприклад, серія мікросхем 1564 -- зроблена за технологією КМОП, а функціональність і розміщення в корпусі як у ТТЛ технології.

Мікросхеми, виготовлені за ЕЗЛ-технологією є найшвидшими, але і найбільш енергоспоживаючими, і застосовувалися при виробництві обчислювальної техніки в тих випадках, коли найважливішим параметром була швидкість обчислення. У СРСР найпродуктивніші ЕОМ типу ЕС106х виготовлялися на ЕЗЛ-микросхемах. Зараз ця технологія використовується рідко.

2.2 Дешифратор К555ИД7

Дешифратор - це логічний пристрій, що працює наступним чином: він отримує на вході закодований сигнал (двійковий, двійково-десятковий і т.п.), і видає його на одному з n своїх виходів. Існують інші дешифратори, що перетворюють один код в інший. Кількість входів дешифратора зазвичай менше числа виходів.

Дешифратор 3 в 8

Відповідно до кодової комбінації на входах, дешифратор видає активний рівень (рівень логічної одиниці або логічного нуля залежно від типу дешифратора) на одному з виходів.

Двійковій комбінації 101 на входах відповідає логічна 1 на виході Q5, на інших виходах буде 0 або все навпаки.

Таблиця істинності для дешифратора 3 в 8.

A2	A1	A0	Q7	Q6	Q5	Q4	Q3	Q2	Q1	Q0
0	0	0	0	0	0	0	0	0	0	1
0	0	1	0	0	0	0	0	0	1	0
0	1	0	0	0	0	0	0	1	0	0
0	1	1	0	0	0	0	1	0	0	0
1	0	0	0	0	0	1	0	0	0	0
1	0	1	0	0	1	0	0	0	0	0
1	1	0	0	1	0	0	0	0	0	0
1	1	1	1	0	0	0	0	0	0	0

У даному проекті вибрав дешифратор К555ИД7. Цифрова мікросхема серії ТТЛ, містить 203 інтегральних елементів, має корпус типу 238.16-2 і має масу не більше 1,2 г. Час затримки 10 нс. Споживана потужність 2 мВт/вентиль.

Рис 2.1. Дешифратор К555ИД7

Для роботи дешифратора необхідно подати а входи CS1 і CS2 низький рівень сигналу і на вхід STB високий. В даному випадку активний сигнал на виході буде логічний нуль.

2.3 Буферний реєстр КР580ИР82

Буфер (англ. buffer) - це область пам'яті, яка використовується для тимчасового зберігання даних при введенні або виведенні. Обмін даними (введення і виведення) може відбуватися як із зовнішніми пристроями, так і з процесами в межах комп'ютера. Буфери можуть бути реалізовані в апаратному або програмному забезпечені, але переважна більшість буферів реалізується в програмному забезпеченні. Буфери використовуються коли існує різниця між швидкістю отримання даних і швидкістю їх обробки, або у випадку коли ці швидкості змінні, наприклад, при буферизації друку.

В проекті використовую буферний реєстр КР580ИР82. Мікросхеми КР580

ІР82 - 8-розрядний адресний реєстр, призначений для зв'язку мікропроцесора з системною шиною. Має 3 стани на виході. Мікросхема складається з восьми однакових функціональних блоків та схеми управління. Блок містить D-реєстр і потужний вихідний вентиль без інверсії. За допомогою схеми управління проводитися стробування записуваної інформації та управління третім станом потужних вихідних вентилів.

В залежності від стану стробуючего сигналу мікросхеми можуть працюватив двох режимах: в режимі шинного формувача і в режимі зберігання.

Рис 2.2. КР580ИР82

Призначення виводів.

Вивід	Позначення	Тип вивода	Функціональне призначення виводів
1-8	D0-D7	Вхід	Інформаційна шина
9	OE	Вхід	Дозвіл передачі (управління 3-м станом)
10	GND	-	Заземлення
11	STB	Вхід	Строб сигнал
12-19	Q7-Q0	Вихід	Інформаційна шина
20	Ucc	-	Напруга живлення +5В

Основні електричні параметри:

1. Напруга живлення - 5 В

2. Вихідна напруга низького рівня- не більше 0.45 В

3. Вихідна напруга живлення високого рівня- не менше 2.4 В

4. Час затримки розповсюдження інформаційного сигналу на виході щодо інформаційного сигналу на вході- менше 30 нс

2.4 Мікросхема К155ИР13

Мікросхема К155ИР13 - універсальний, восьмирозрядний, синхронний реєстр зсуву. Кожна операція триває в реєстрі не більше 20 нс, тому він придатний для обслуговування швидкісних процесорів і ЗУ як буферний накопичувач байта.Синхронну роботу реєстру забезпечують спеціальні входи вибору режиму S0 і СС.В таблиці вказані поєднання рівнів на цих входах, що дозволяють переводити реєстр в режими: зберігання (на входах S0 і S1 напруги низького рівня), паралельної завантаження (на цих входах напруги високого рівня), зсуву вліво (S1-в, S0-н) та зсуву вправо (S1-н, СО-в).

Крім однотипних паралельних входів, у мікросхеми К155ІР13, DO - D7, перший і останній розряди реєстра мають додаткові входи D-: DSR - для зсуву вправо і DSL для зсуву вліво.Станом входів SO і S1 визначається також прийом тактового перепаду від входу С.На входи S1 і SO перепад від високого рівня до низького можна подавати, коли на вході С присутня напруга високого рівня.При паралельній завантаженні (S1-в, SO-в) слово, підготовлене на входах DO-D7, з'явиться на виходах QO - Q7 після приходу наступного позитивного перепаду тактового імпульсу.

Скидання у реєстру К155ИР13 - асинхронний; при подачі на вхід R активного напруги низького рівня на виходах QO - Q7 фіксуються низькі рівні.реєстр К155ІР13 споживає струм 116 мА тактова частота його може перевищувати 25 МГц.

Стан реєстру К155ИР13

Режим роботи	Вхід	Вихід
	C	R	S1	S2	DSR	DSL	Dn	Q0	Q1-Q6	Q7
Скидання	х	Н	х	х	х	х	х	Н	Н-Н	Н
Зберігання	^	В	Н	Н	х	х	х	q0	q1-q6	q7
Зсув вліво	^	В	Н	Н	х	В	х	q1	q2-q7	Н
	^	В	В	Н	х	В	х	q1	q2-q7	В
Зсув вправо	^	В	Н	В	Н	х	х	Н	q0-q5	q6
Параллельна загрузка	^	В	В	В	В	х	dn	d0	d1-d6	d7

Закордонним аналогом мікросхеми К155ІР13 є синхронний реєстр суву74198.

Рис 2.3.К155ИР13

Призначення контактів

1	вхід режимний S0;
2	вхід послідовного введення інформації при зсуві вправо DR;
3	вхід інформаційний D0;
4	вихід Q0,
5	вхід D1;
6	вихід Q1,
7	вхід D2;
8	вихід Q2,
9	вхід D3;
10	вихід Q3;
11	вхід синхронізації С;
12	загальний;
13	вхід інверсний "скидання" R;
14	вихід 4-му кварталі;
15	вхід D4;
16	вихід Q5;
17	вхід D5;
18	вихід Q6;
19	вхід D6;
20	вихід Q7,;
21	вхід D7;
22	вхід послідовного введення інформації при зсуві вліво DL;
23	вхід режимний S1;
24	напруга живлення;

2.5 D-тригер К155ТМ2

Тригер (англ. trigger, flip-flop) -- електрична логічна схема, яка має два стійкі стани, в яких може знаходитись доки не зміняться відповідним чином сигнали керування. Напруги і струми на виході тригера можуть змінюватися стрибкоподібно.

В арифметичних і логічних пристроях для збереження інформації найчастіше використовують тригери - пристрої з двома стійкими станами по виходу, які містять елементарну запам'ятовувальну комірку (бістабільна схема БС) і схему керування (СК). Схема керування перетворює інформацію, яка надходить, на комбінацію сигналів, що діють безпосередньо на входи елементарної запам'ятовувальної комірки. Для забезпечення надійного перемикання в точках А для деяких тригерів повинні бути кола затримки. З цією метою можуть використовуватися запам'ятовуючі елементи на основі БС того ж типу, що вже є у тригері. Схему такого тригера називають схемою типу M-S (master-slave), оскільки стан однієї БС, яку називають веденою, повторює стан додаткової БС, яку називають ведучою.

Тригери широко використовуються для формування імпульс...