Розробка мікро ЕОМ на базі мікропроцесора І8080 (об’єкт керування: пристрій для хімічної обробки друкованих плат)

Размещено на http://www.allbest.ru/

Пояснювальна записка

до курсової роботи

з дисципліни «Архітектура комп'ютерів»

спеціальність 5.05010201«Обслуговування комп'ютерних систем і мереж»

Тема: Розробка мікро ЕОМ на базі мікропроцесора І8080

(об'єкт керування: пристрій для хімічної обробки друкованих плат)



Вступ

Мікропроцесор Intel 8080 - 8-бітний мікропроцесор, створений компанією Intel в квітні 1974 року. Представляє собою подальший технічний розвиток процесора Intel 8008. За твердженням самої фірми Intel, цей процесор забезпечував десятикратний приріст продуктивності в порівнянні з Intel 8008. Процесор випускався по новітній тоді 6-мікронній NMOS технології, що дозволило розмістити на кристалі 4500 транзисторів. Процесор, хоча і був збудований на архітектурі Intel 8008, але мав багато відмінностей від свого попередника, завдяки яким і отримав велику популярність. В новому процесорі була дуже розвинута система команд -- 16 команд передачі даних, 31 команда для їх оброблення, 28 команд для переходу (з прямою адресацією), 5 команд управління. В мікропроцесорі Intel 8080 не було команд множення, для їх використання доводилось застосовувати співпроцесор. Процесор, завдяки присутності 16-розрядної адресної шини, міг адресувати 64 Кбайт пам'яті, яка тепер не поділялась на пам'ять команд і даних. Хоча процесор і був 8-розрядним і містив 7 8-бітних регістрів (A, B, C, D, E, H, L), він міг опрацьовувати і 16-розрядні числа, для цього об'єднувались деякі пари регістрів (BC, DE, HL). В новому процесорі використовувався стек зовнішньої пам'яті (в Intel 8008 стек був внутрішнім).

На базі мікропроцесора Intel 8080 фірмою MITS був випущений «перший у світі мінікомп'ютерний комплект, який може конкурувати з промисловими зразками» (персональний комп'ютер) Altair-8800, який користувався неймовірно великою по тому часі популярністю (MITS не встигала навіть вчасно опрацьовувати замовлення).

Окрім Altair-8800, мікропроцесор Intel 8080 також використовувався в пристроях управління вуличним освітлюванням і світлофорами.



1. Аналіз технічного завдання

КР580ВМ80А - 8-розрядний мікропроцесор. Мікросхема КР580ВМ80А - функціонально закінчений однокристальний паралельний мікропроцесор з фіксованою системою команд, застосовується в якості центрального процесора в пристроях обробки даних і управління. Мікропроцесор має роздільні 16-розрядний канал адреси і 8-розрядний канал даних. Канал адреси забезпечує пряму адресацію зовнішньої пам'яті обсягом до 65536 байт, 256 пристроїв введення і 256 пристроїв виведення. Це аналог мікропроцесора Intel i8080A (1974 рік). Також існував більш ранній мікропроцесор К580ИК80, що випускався в планарному корпусі. Мікропроцесор є основним елементом мікропроцесорного комплекту серії КР580. Розробка Київського НДІ мікроприладів, керівник напрямку - Кобилінський А. В. З 1978 року випускався в різних варіантах (найбільш раннє зі згадок - використаний в прототипі комп'ютера СМ1800, 1979 рік). До складу блоку регістрів входять: 16-розрядний регістр адреси (РС), 16-розрядний регістр покажчика стека (SP), 16-розрядний регістр тимчасового зберігання (WZ), 16-розрядна схема інкремента-декремента, і шість 8-розрядних регістрів загального призначення (РОН) - B, C, D, E, H, L які можуть використовуватися і як три 16-розрядних регістра - BC, DE, HL.



2. Розробка схеми пристрою

Для розробки принципової схеми в курсовій роботі, використовуються мікропроцесор фірми Inteli8080, інтегральні мікросхеми КР573РФ2,КР537РУ10.

На рис.1. представлена функціональна схема МП Intel і8080, яка містить внутрішні регістри -- акумулятор, пари регістрів В і С, D і Е, Н і L, покажчик стека SP, регістр стану (індикатор), декілька регістрів тимчасового зберігання даних. Ця схема містить також пристрій управління і синхронізації. Нарешті, вона містить також АЛП який являє собою комбінаційну схему на основі суматора і логічних елементів, і призначений для виконання арифметичних чи логічних операцій, його з'єднаний індикатор і блок десяткового коректора. Всі вісім ліній даних, так само як і 16-розрядні адресні виходи, забезпечено буферами. Мікропроцесор Intel8080 містить також декілька внутрішніх ліній управління, ланцюгів даних і шини. Також є дешифратор команд, який формує сигнали для пристрою керування згідно з дешифрованим кодом команди; регістр команд, де зберігається машинний код команди (1 байт).

Мікропроцесор і 8080 має такі особливі режими роботи: переривання, очікування, захоплення шин при ПДП, що ініціюється зовнішніми сигналами керування, зупинка (перехід до цього режиму здійснюється програмно).



Рис.2.1 Структурна схема мікропроцесора і8080



Роботу мікросхеми статичного ОЗП в динамічному режимі ілюструють часові діаграми, показані на рис.3., які відображують послідовність подачі адресних і керувальних сигналів під час запису і зчитування, а також часові інтервали між різними сигналами і тривалостями сигналів: час циклу запису/зчитування (t_ц.зп/зч), тривалість сигналів CS (вибору мікросхеми) ф_вмі паузи між ними ф_вм, час установлення сигналу CS щодо адреси t_ус.вм.а, час збереження адреси після сигналу CSt_зб.а.вм, час вибірки адреси t_в.а чи час вибору мікросхеми t_в.вм.

Великі інтегральні схеми ОЗП з багаторозрядною організацією 2^mxn мають n інформаційних входів/виходів DIO_n-1-DIO₀. Структурну схему ВІС ОЗП статичного типу з інформаційною ємністю 2^mx8 показано на рис.2. Вона має 8 входів/виходів даних DIO7-DIO0. Такий ОЗП припускає читання/запис 8-розрядного коду. Для запису нуля або одиниці, що надходять на входи DIO7-DIO0, потрібно на адресні входи подати код адреси А_m-1-А₀, а на входи блоку керування сигнал дозволу CS та сигнал W/R. Зчитування інформації відбувається аналогічно, але значення сигналу W/R протилежне.



3. Архітектура мікропроцесора

1 квітня 1974 МП Intel 8080 був представлений увазі всіх зацікавлених осіб. Завдяки використанню технології ПДП з проектними нормами 6 мкм, на кристалі вдалося розмістити 6 тис. транзисторів. Тактова частота процесора була доведена до 2 Мгц, а тривалість циклу команд склала вже 2 мкс. Об'єм пам'яті, що адресується процесором, був збільшений до 64 Кбайт. За рахунок використання 40-вивідного корпусу вдалося розділити ША і ШД, загальне число мікросхем, потрібних для побудови системи в мінімальній конфігурації скоротилося до 6(рис. 3.1).

Рис.3.1 МП Intel 8080

У РФ були введені покажчик стека, активно використовуваний при обробці переривань, а також два програмнонедоступних регістра для внутрішніх пересилань. Блок був реалізований на мікросхемах статичної пам'яті. Виняток акумулятора з РФ і введення його до складу АЛУ спростив схему управління внутрішньої шиною.Нове в архітектурі МП - використання багаторівневої системи переривань по вектору. Таке технічне рішення дозволило довести загальне число джерел переривань до 256 (до появи БІС контролерів переривань схема формування векторів переривань вимагала застосування до 10 додаткових чипів середньої інтеграції). У i8080 з'явився механізм прямого доступу в пам'ять (ПДП) (як раніше в універсальних ЕОМ IBM System 360 та ін.)ПДП відкрив зелену вулицю для застосування в мікроЕОМ таких складних пристроїв, як накопичувачі на магнітних дисках і стрічках дисплеї на ЕПТ, які і перетворили мікроЕОМ на повноцінну обчислювальну систему. Традицією компанії, починаючи з першого кристала, став випуск не окремого чіпа ЦП, а сімейства ВІС, розрахованих на спільне використання. Мікропроцесор характеризується:1) тактовою частотою, визначальною максимальний час виконання переключення елементів в ЕОМ;2) розрядністю, тобто максимальним числом одночасно оброблюваних двійкових розрядів. Розрядності МП позначається m / n / k / і включає:m - розрядність внутрішніх регістрів, визначає приналежність до того чи іншого класу процесорів;n - розрядність шини даних, визначає швидкість передачі інформації;k - розрядність шини адреси, визначає розмір адресного простору. Наприклад, МП i8088 характеризується значеннями m / n / k = 16/8/20;3) архітектурою. Поняття архітектури мікропроцесора включає в себе систему команд і способи адресації, можливість суміщення виконання команд у часі, наявність додаткових пристроїв у складі мікропроцесора, принципи і режими його роботи. Виділяють поняття мікроархітектури і макроархітектури. Мікроархітектура мікропроцесора - це апаратна організація і логічна структура мікропроцесора, регістри, керуючі схеми, арифметико-логічні пристрої, що запам'ятовують пристрої і зв'язують їхні інформаційні магістралі. Макроархітектура - це система команд, типи оброблюваних даних, режими адресації і принципи роботи мікропроцесора. У загальному випадку під архітектурою ЕОМ розуміється абстрактне уявлення машини в термінах основних функціональних модулів, мови ЕОМ, структури даних.

4. Розробка функціональної схеми

4.1 розборка МП модулю

Мікропроцесорний модуль є по суті основним вузлом мікропроцесорної системи. В його склад входить сам мікропроцесор, тактовий генератор, буферні регістри, шинний формувач, дешифратор адреси контроллера переривань і контроллер переривань. Генератор тактових імпульсів виконаний на мікросхемі 8284. Генератор має в своєму складі кварцовий резонатор для забезпечення підвищеної стабільності частоти сигналу, що генерується, кнопку скидання забезпечуючи видачу генератором на вхід процесора сигналу reset, RCланцюг, який виключає ефект “брязкоту” контактів при натисненні кнопки скидання. Генератор має п'ять входів і три виходи. До входів X1і X2підключається кварцовий резонатор, вхід F/C служить для вибору внутрішнього або зовнішнього задаючого генератора, при подачі на нього логічного “0” генерація тактових імпульсів проводиться внутрішнім генератором, при подачі “1” - зовнішнім задаючим генератором, вхід CSN дозволяє забезпечити синхронізацію тактових сигналів шляхом скидання дільників частоти при роботі від зовнішнього задаючого генератора. Входи F/C і CSN в даній схемі заземлені. До входу RESET підключається кнопка скидання. На виході CLK підключеному до входівФ1 і Ф2 процесора, формується тактовий сигнал, що генерується генератором. Вихід RESET служить для видачі сигналу скидання, і підключений до входу RESET процесора. Вихід READY генератора підключений до входу READY процесора, і видає сигнал готовності генератора.

Як центральний процесор використовується мікросхема мікропроцесора I8080. Ця мікросхема має шістнадцять виходів A0-A15, що забезпечують видачу адреси на шину адреси. Ці виходи підключені до двох мікросхем 8282. До однієї мікросхеми 8286 підключені виходи даних D0-D7. Сигнал HLDA сформований мікропроцесором є стробуючим сигналом для буферних регістрів RG. Сигнал DBIN визначає тип інформації передаваної у нинішній момент на шинуD0-D7 (дані). Сигнал W/R є стробуючим сигналом читання і запису. На вхід INT поступають сигнали запиту переривання від контролера переривань, з виходу INTЕ назад в контролерпереривань поступають сигнали підтвердження переривання.

Буферні регістри виконані на восьми розрядних мікросхемах 8282. Входи даних цих мікросхем підключені до виходів A0-A15мікропроцесора, виходи підключені до шини адреси. На вхід стропування STB поступає сигнал сторбування адреси HLDAз процесора, до входу вибору мікросхеми OE підведений логічний “0”.

Шинний формувач виконаний на восьми розрядній мікросхемі 8286. Входи даних цієї мікросхеми підключені до виходів D0-D7 мікропроцесора, виходи підключені до шини даних. До входу вибору мікросхеми CS підведений сигнал DBIN сформований процесором.

На мікросхемі DD6 виконаний дешифратор адреси для контролера переривань (8259). До входу дешифратора підключені всі розряди шини адреси. На виході дешифратора формується логічний “0” якщо всі розряди шини адреси знаходяться в стані логічного “0”. Вихід дешифратора підключений до входу CS (вибір мікросхеми) контролера переривань.

Контролер переривань виконаний на мікросхемі 8259. Мікросхема підключається до шини даних через виходи D0-D7. Вхід A0, підключений до молодшого розряду шини адреси використовується для вибору регістрів контролера при обміні даними між контролером і процесором. Вихід INT підключений до входу процесора INTE використовується для формування запиту переривання контролером, у свою чергу вхід контролера INTA забезпечує отримання підтвердження переривання. Сигнали R і W є стробуючими сигналами читання і запису інформації відповідно. Вхід SP підтягнутий до логічної “1”, служить для вибору ролі мікросхеми (ведучий “1”, ведений “0”) якщо використовується декілька мікросхем одночасно. На входи IR0, IR1 поступають запити переривання від модуля введення-виведення.

4.2 Розробка функціональної схеми блоку введення/виведення

Модуль введення/виведення містить в собі два порти - паралельний порт введення, виконаний на мікросхемі 8255, і послідовний порт виведення, виконаний на мікросхемі 8251. Так само доскладу модуля введення/виведення входять комбінаційні логічні схеми, виконуючі роль дешифраторів адреси портів, і логічна схема, що фіксує зміну стану інформаційних входів порту введення, для формування сигналу запиту переривання.

Входи/виходи даних мікросхеми 8255 сполучені з шиною даних, адресні входи А0 і А1 сполучені з відповідними розрядами адресної шини, причому вхід А1 сполучений з лінією першого розряду шини адреси через інвертування. З шини управління на входи WRі RD мікросхеми поступають сигнали читання і запису даних, на вхід CS (вибір мікросхеми) поступає сигнал від дешифратора адреси виконаного на мікросхемах DD2, DD3. На мікросхемах DD7чDD15, виконана схема забезпечуючи формування сигналу запиту переривання IRQ0, при будь-якій зміні інформації на входах PA0чPA7 мікросхеми 8255.

Входи/виходи даних мікросхеми 8251 сполучені з шиною даних, вхід C/D (команди/дані) сполучений з молодшим розрядом адресної шини, з шини управління на входи WRі RD мікросхеми поступають сигнали читання і запису даних, на вхід CS (вибір мікросхеми) поступає сигнал від дешифратора адреси виконаного на мікросхемі DD4. На вхід CLK (синхронізація) і RST(скидання) поступають відповідні сигнали (формовані тактовим генератором) з шини управління. Сигнал з виходу TxE, сигналізуючий про те, що порт передав дані на периферійний пристрій і готовий прийняти черговий байт від процесора для передачі, поступає на шину управління як сигнал запиту переривання IRQ1.

Дешифратор адреси порта введення у вигляді КЛС виконаної на мікросхемахDD2 і DD3, забезпечує формування логічного “0”, є сигналом вибору мікросхеми порту введення (DD5). Нижче приведена таблиця істинності для даної КЛС.

№	А1	А2	А3чА15	M/IO	Q
1	x	X	x	1	1
2	x	X	1	x	1
3	0	0	x	x	1
4	1	1	x	x	1
5	0	1	0	0	0
6	1	0	0	0	0

Таким чином, вибір мікросхеми DD5 забезпечується виконанням наступних умов:

· сигнал M/IO рівний “0” (вибір пристрою уведення-виведення);

· всі розряди шини адреси починаючи з А3 і по А15 рівні “0”;

· значення розрядів А1 і А2 не рівні між собою.

З цього виходить, що звернення до мікросхеми порту введення можливе в діапазоні адрес 02hч05h. Необхідність виділення пору введення не одного, а чотирьох адрес, обумовлена тим що мікросхема 8255 має в своєму складі три порти введення-виведення, адресація до яких проводиться за допомогою адресних входів А0, А1 мікросхеми, ще одна адреса відводиться під регістр управляючого слова мікросхеми. Таким чином комбінаційна логічна схема виконана на мікросхемах DD1, DD2, DD3, забезпечує як би “зсув” адреси 00h, яка є базовою адресою мікросхеми 8255, на адресу 02h яка є базовою адресою порту введення системи. Таблиця перетворення адрес, комбінаційною логічною схемою виконаної на мікросхемах DD1, DD2, DD3, представлена нижче.



	Адресана шині	Адреса на мікросхемі DD5
№	А2	А1	А0	А1	А0
1	0	1	0	0	0
2	0	1	1	0	1
3	1	0	0	1	0
4	1	0	1	1	1

4.3 Розробка модулю пам'яті

Модуль пам'яті включає в себе оперативний запам'ятовувальний пристрій статичного типу, виконаний на мікросхемі (DD1) з організацією 2Кx8, та постійний запам'ятовувальний пристрій у вигляді мікросхеми (DD2) з організацією 2Кx8і дешифратор старших розрядів адреси, забезпечуючий звернення до ОЗУ в діапазоні адрес 0000hч7FFh, і до ПЗП в діапазоні адрес F800hчFFFFh. Ці адреси були обчислені з розрахунку:

Для ОЗП: Початкова адреса + об'єм пам'яті (байт) - 1

Для ПЗП: Кінцева адреса - об'єм пам'яті (байт) + 1

Для даного варіанту початкова адреса ОЗУ рівна 0000h, об'єм пам'яті 2 Кбайт, отже: 0000h + 800h (2 Кбайт) - 1 = 7FFhКінцева адреса ПЗП рівна FFFFh, об'єм ПЗП 2 Кбайт, отже:FFFFh- 800h (2 Кбайт) + 1 =F800h

4.4 Програмний таймер

Рис 4.4Структурна схема

Програмований таймер (ПТ) КР1810ВИ54 призначений для організації роботи МП систем і формування сигналів з різними часовими та частотними характеристиками. Структурну схему ВІС показано на рисунку4.4

Призначення виводів ПТ КР580ВИ54 наведено в таблиці.

Розряди А1, А0обирають звернення до лічильників СТ0-СТ2або до регістра керувального слова RCW.

За значенням розрядів D7 D6 обирають лічильник:

Режими роботи таймера: 0 - програмована затримка; 1 - програмований мультивібратор; 2 - програмований генератор тактових імпульсів; 3 - генератор прямокутних сигналів; 4 - програмно керований строб; 5 - апаратно керований строб.

Сигнали керування роботою ВІС WR, RD, CS подають на блок RWCU і разом з адресними розрядами А0, А1 задають вид виконуваної операції згідно з таблицею. мікропроцесор програмний схема intel

Узагальнену схему приєднання ПТ до шин МП показано на рисунку. Як приклад, на адресній лінії А1, А0 можна приєднати до лінії А2, А1 шини адрес, на вхід S подати сигнал з виходу дешифратора



5. Розробка програмного забезпечення

5.1 Алгоритм програми

Процес "Основний"

Початок

под. 0 на "Процес йде"

под. 0 на "Затиснути плату "

чекаємо сигналу 0 на "Плата затиснута"

под. 1 на "Затиснути плату "

пров. "Рідина у ванні"

якщо 0 то Аварія

под. 0 на "Горизонтальний рух"

чекаємо сигналу 0 на "Ванна"

під 1 на "Горизонтальний рух"

под 0 на "Опустити затиск"

чекаємо сигналу 0 на "Затиск опущений"

под. 1 на "Опустити затиск"

витримується 15 хв.

под. 0 на "Підняти затиск"

чекаємо сигналу 0 на "Затиск піднятий"

под. 1 на "Підняти затиск"

под. 0 на "Горизонтальний рух"

чекаємо сигналу 1 на "Кінець"

под. 1 на "Горизонтальний рух"

под. 1 на "Процес йде"

под. 0 на "Процес закінчений"

Кінець.

Процес "Аварія"

початок

якщо датчик "Рідина у ванні" = 0

то

под. 1 на "Процес йде"

звуковий сигнал

Кінець.

ВИСНОВОК

Для генерації тактових сигналів по специфікації рекомендувалось прийняти зовнішню мікросхему КР580ГФ24.Так само, як і попередник 580ИК80, процесор требо вал трьох джерел живлення:-5В, +12 В і +5 В, працює від одного джерела +5 В при подачі +5 В замість +12 В і «землі» замість-5В (недокументована особливість). КР580ВМ80А має 12 недокументованих команд (аналогічно 8080). Опкоди # 08, # 10, # 18, # 20, # 28, # 30, # 38 є аналогами операції NOP; опкод # CB є аналогом JMP; опкоди # DD, # ED, # FD є аналогами CALL; опкод# D9 є аналогом RET.В комп'ютер Радіо 86РК порт виводу для генерації звуку.1 квітня 1974 МП Intel 8080 був представлений увазі всіх зацікавлених осіб. Завдяки використанню технології МОН з проектними нормами 6 мкм, на кристалі вдалося розмістити 6 тис. транзисторів. Тактова частота процесора була доведена до 2 Мгц, а тривалість циклу команд склала вже 2 мкс. Об'єм пам'яті, що адресується процесором, був збільшений до 64 Кбайт. За рахунок використання 40-вивідного корпусу вдалося розділити ША і ШД, загальне число мікросхем, потрібних для побудови системи в мінімальній конфігурації скоротилося до 6.У РФ були введені покажчик стека, активно використовуваний при обробці переривань, а також два програмно недоступних регістра для внутрішніх пересилань. Блок РЗП був реалізований на мікросхемах статичної пам'яті. Виняток акумулятора з РФ і введення його до складу АЛП спростив схему управління внутрішньої шиною. Нове в архітектурі МП - використання багаторівневої системи переривань по вектору. Таке технічне рішення дозволило довести загальне число джерел переривань до 256 (до появи ВІС контролерів переривань схема формування векторів переривань вимагала застосування до 10 додаткових чипів середньої інтеграції). У i8080 з'явився механізм прямого доступу в пам'ять (ПДП) (як раніше в універсальних ЕОМ IBM System 360 та ін.)ПДП відкрив зелену вулицю для застосування в мікро ЕОМ таких складних пристроїв, як накопичувачі на магнітних дисках і стрічках дисплеї на ЕПТ, які і перетворили мікро ЕОМ на повноцінну обчислювальну систему. Традицією компанії, починаючи з першого кристала, став випуск не окремого чіпа ЦП, а сімейства ВІС, розрахованих на спільне використання.



СПИСОК ВИКОРИСТАНОЇ ЛІТЕРАТУРИ

1. Микропроцессоры: кн. 1.- Архитектура и проектирование микроЭВМ. Организация вычислительных процессов - М.: Высшая школа, 2008.58 с.

2. Балашов Е. П., Пузанков Д. В. Микропроцессоры и микропроцессорные системы /Под ред. Смолова В. Б. - М.: Радио и связь, 1981. 93 с.

3. Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справочник в 2-х томах /Под ред. Шахнова В.А. - М.: Радио и связь, 2010. 127 с.

4. МикроЭВМ: Практическоепособие / Под ред. Преснухина Л. Н. Кн.2. Персональные ЭВМ. - М.: Высшая школа, 2008. 89 с.

5. Мячев А. А., Степанов В. М. Персональные ЭВМ и микроЭВМ. Основыорганизации.: Справочник. - М.: Радио и связь, 1991. 156 с.

6. Лебедев О.Н. Микросхемыпамяти и ихприменение. - М.: Радио и связь, 1994, 1995. 160 с.

7. Басманов А. С., Широков Ю. Ф. Микропроцессоры и однокристальныемикроЭВМ: Номенклатура и функциональные возможности. - М.: Энергоатом-издат, 2008. 185 с.

8. Абрайтис Б. Б. и др. Микропроцессорный комплект високого быстродействия К1800. - М.: Радио и связь, 1985. 74 с.

9. Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения. Справочник. - М.: Радио и связь, 1993. 256 с.

10. Микропроцессоры. Кн. 3. Средстваотладки / Под ред. Преснухина Л. Н. - М.: Высшая школа, 1986. 132 с.



Перелік умовних скорочень

АЛБ арифметико-логічний блок

ВІС велика інтегральна схема

ЕОМ електронно-обчислювальна машина

МПС мікропроцесорна система

МК мікроконтролер

МП мікропроцесор

ОЗП оперативний запамятовуючий пристрій

ПЗП постійний запамятовуючий пристрій

ППІ паралельний(послідовний) програмований інтерфейс

ПТ програмований таймер

ША шина адреси

ШД шина даних

ШЖ шина живлення

ШК шина керування

ЗП зовнішній пристрій

ВП внутрішній пристрій

ПДП прямий доступ до пам'яті

РЗПрегістрів загального призначення

Размещено на Allbest.ru

...