Размещено на http://www.allbest.ru/

Курсова робота

з дисципліни

" Автоматизація проектування комп'ютерних систем "

На тему:

«Розробка двійкового суматора на мові VHDL»

Львів 2014

Анотація

У даній роботі показані основні принципи формування логічної послідовності двійкового суматора. Синтезовано суматор за допомогою пакету Decomposer, описано суматор на мові VHDL. А також було використано систему наскрізного проектування - програмні засоби WebPACK ISE.

Технічне завдання

В курсовій роботі розробити двійковий суматор на мові VHDL, синтезувати суматор за допомогою програмного пакету Decomposer, який призначений для вирішення завдань автоматизованого логічного синтезу цифрових схем з використанням методів багаторівневої декомпозиції та їх реалізації на мікросхемах програмованої логіки.

Завдання виконати в такій послідовності:

1. Сформувати логічну послідовність;

2. Синтезувати суматор;

3. Описати суматор на мові VHDL;

4. Зробити порівняльний аналіз використовуваних ресурсів для різних варіантів реалізації схеми;

5. Провести покриття блоків.

Вступ

В даний час відомо безліч методів синтезу комбінаційних логічних схем (КЛС). Практично всі вони включають наступні етапи:

1. Формальний опис поведінки КЛС за допомогою таблиці істинності;

2. Отримання досконалих диз'юнктивних нормальних форм (ДДНФ) для всіх власних функцій КЛС;

3. Мінімізація ДДНФ з використанням аналітичних (Квайна-Мак-Класки) або графічних (карт Карно, діаграм Вейча) методів;

4. Перехід за допомогою формальної процедури від системи мінімізованих формул до графічного зображення схеми на елементах «І », «АБО» і « НЕ».

Такий підхід склався історично, оскільки цифрові пристрої спочатку реалізовувалися релейно-контактними схемами, а потім - схемами на безконтактних логічних елементах (лампових, магнітних, магнітонапів- провідникових і напівпровідникових). На цьому етапі набули широкого поширення алгебраїчні методи в класі диз'юнктивних нормальних форм. Справа в тому, що як контактні, так і перші безконтактні електронні логічні схеми реалізовували класичний базис «І», «АБО» і « НЕ», а диз'юнктивні нормальні форми являють логічні функції саме в цьому базисі.

При великому числі входів (більше п'яти-шести) виконання цих операцій стає скрутним навіть для однієї логічної функції.

Пізніше на зміну контактним і безконтактним елементам «І», «АБО» і «НЕ» прийшли інтегральні логічні схеми, які в одному кристалі напівпровідника реалізують складну логічну структуру. Базисом інтегральних схем стали функції Шеффера ( «І-НЕ» ), Пірса ( «АБО-НЕ» ) і логічна функція «І-АБО-НЕ». Деякі із змінених методів і раніше використовували мінімізацію диз'юнктивних нормальних форм з подальшим перетворенням знайдених мінімальних формул в логічні формули в базисі «І-НЕ» або «АБО-НЕ». Інші методи використовують уявлення власних функцій синтезуючої схеми у вигляді досконалих нормальних форм у зазначених базисах і мінімізацію в цих базисах. Але тепер вже не стало однозначної відповідності між числом входжень букв в булевих формулах і числом логічних елементів, тому мінімізація формул не завжди приводить до спрощення логічних схем.

Слід зауважити, що розробка пристроїв з використанням програмованих ВІС неможлива без застосування засобів і систем автоматизованого проектування ( САПР). «Ручна» розробка пристроїв, що містять сотні і тисячі вентилів є дуже трудомісткою і займає досить тривалий час. Особливо значущими стають процедури налагодження та верифікації проектних рішень .

Бурхливий розвиток сучасної інтегральної мікросхемотехніки, особливо програмованих логічних інтегральних схем ( ПЛІС ), призвело до того, що алгебраїчна методологія логічного проектування перестала встигати за технологічним прогресом. Мінливість базису вимагає розробки все нових методів алгебри. Водночас прив'язка до конкретного логічного базису сильно обмежує можливості використання формальних методів синтезу. Крім того, в якості конфігуруючих логічних блоків (КЛБ) сучасних ПЛІС типу FPGA (Field Programmable Gate Arrays) використовуються логічні модулі на основі мультиплексорів або програмованих ПЗП (LUT-Look-Up Tables ). У цьому випадку при проектуванні КЛС виникає завдання поділу складної схеми на більш прості частини, які можуть бути реалізовані на зазначених типах КЛБ.

1. Теоретична частина

1.1 Логічне проектування КЛС

Комбінаційною логічною схемою називається пристрій, зображений на рис. 1.

Рис.1. Комбінаційна логічна схема

Вихідні функції називаються власними функціями комбінаційних логічних схем (КЛС). Зображеної на рис. 1 КЛС відповідає система з власних функцій від аргументів.

1.2 Логічні послідовності

Традиційним є завдання власних функцій у вигляді таблиці істинності чи алгебраїчних виразів. Алгебраїчні формули не є інваріантними стосовно базису, тому від такого способу слід відмовитися. Таблиці істинності інваріантні по відношенню до базису, але досить громіздкі і незручні. Якщо домовитися, що набори станів входів завжди перераховуються в порядку зростання їх числових еквівалентів, то їх з таблиці можна виключити. Залишиться лише вихідний стовпець, який зручніше записувати у вигляді рядка. Отримана таким чином логічна (числова) послідовність являє собою компактний спосіб завдання логічних функцій.

Процес логічного синтезу КЛС включає виконання наступних етапів:

1 ) абстрактний синтез ;

2 ) структурний синтез ;

3 ) структурний аналіз .

На етапі абстрактного синтезу вирішується завдання формального опису функціонування проектованої схеми. В якості вихідної інформації, як правило, використовується словесний опис алгоритму роботи схеми. У результаті вирішення цього завдання виходять власні функції КЛС. Це завдання легше всього вирішувати за допомогою таблиці істинності з якої потім виходить логічна послідовність.

На етапі структурного синтезу задані логічні елементи, з яких будується схема, і система власних функцій (тобто задача абстрактного синтезу вирішена). Необхідно знайти схему з'єднання логічних елементів для реалізації заданих власних функцій.

Рішення завдання структурного синтезу розбивається на три етапи:

1 ) абстрактно-структурний синтез. На цьому етапі складна схема ділиться на простіші частини, тобто проводиться декомпозиція. Критерій поділу - зменшення цілому опису схеми .

2 ) деталізація. На цьому етапі проводиться розподіл схеми до блоків, складність яких порівнянна зі складністю заданих для покриття елементів. При цьому не потрібно зменшення складності схеми. Якщо складність покриваючого елемента більше складності покриваючого блоку, то за допомогою процедури аналізу об'єднуються кілька блоків в один. Покриття виробляється лише після вирівнювання складнощів блоку і логічного елемента.

3 ) покриття абстрактної схеми заданими логічними елементами. На даному етапі проводиться формальне заміщення одержаних при деталізації блоків логічними елементами заданого типу.

В результаті виконання цих етапів виходить схема, що складається із заданих логічних елементів. Завдання структурного синтезу завжди має безліч рішень (тобто схеми з'єднання елементів для реалізації заданих власних функцій можуть бути абсолютно різними). Тому процедуру структурного синтезу слід проводити таким чином, щоб отримати схему, що містить мінімальну кількість логічних блоків (елементів).

Оскільки при формальному покритті не беруться до уваги ніякі інші блоки крім покривається, синтезована схема, як правило, виявляється надлишковою. Це викликає необхідність проведення оптимізації отриманої схеми.

1.3 Програмне забезпечення

1.3.1 Decomposer

Бурхливий розвиток сучасної інтегральної мікросхемотехніки, особливо програмованих логічних інтегральних схем ( ПЛІС ), призвело до того, що алгебраїчна методологія логічного проектування перестала встигати за технологічним прогресом. Мінливість базису вимагає розробки все нових методів алгебри. Водночас прив'язка до конкретного логічного базису сильно обмежує можливості використання формальних методів синтезу. Крім того, в якості конфігуруючих логічних блоків ( КЛБ ) сучасних ПЛІС типу FPGA (Field Programmable Gate Arrays) використовуються логічні модулі на основі мультиплексорів або програмованих ПЗП (LUT-Look-Up Tables). У цьому випадку при проектуванні КЛС виникає завдання поділу складної схеми на більш прості частини, які можуть бути реалізовані на зазначених типах КЛБ.

Розроблений в Калужській філії МДТУ ім. Н.Е. Баумана програмний пакет Decomposer призначений для вирішення завдань автоматизованого логічного синтезу цифрових схем з використанням методів багаторівневої декомпозиції та їх реалізації на мікросхемах програмованої логіки.

Можливості САПР:

- проведення паралельної і послідовної декомпозиції;

- деталізація схеми до рівня двовходових блоків;

- аналіз декомпозованої схеми.

Крім того, пакет Decomposer дозволяє отримати опис синтезованої схеми мовою VHDL, що дає можливість інтегруватися в спеціалізовані пакети програм (наприклад, WebPACK) з метою отримання файлів для «прошивки» мікросхем програмованої логіки та практичної реалізації спроектованих цифрових пристроїв.

Основні властивості VHDL :

Одне з головних властивостей - це здатність описувати апаратуру і її роботу в часі. Тому основними в VHDL є такі близькі розробнику поняття, як об'єкт проекту, інтерфейс, порт, архітектура, сигнал, атрибути сигналу, оператори паралельного присвоєння, процес та ін.

Сигнал в VHDL трактується дуже широко і може бути скалярним (цілим, речовим, бітовим і т. д.) або векторним (шинним), булевим або багатозначним. Багатозначна (реально 5- , 9- або 12- значна) логіка дає можливість виявляти за допомогою моделювання такі явища в схемах, як гонки, невизначеності на виходах схем (наприклад, асинхронного RS-тригера при заборонених значеннях вхідних сигналів), вирішувати завдання мультиплексування шини.

Рис. 2. Головне вікно програми Decomposer

1.3.2 Пакет WebPACK ISE

Програмовані логічні інтегральні схеми (ПЛІС) все більш широко використовуються для створення цифрових систем різного призначення. Фірма Xilinx®, будучи провідним світовим виробником ПЛІС, надає розробникам широкий спектр кристалів з різною технологією виробництва, ступенем інтеграції, архітектурою, швидкодією, споживаною потужністю і напругою живлення, що випускаються в різних типах корпусів і в декількох варіантах виконання, включаючи промислове, військове і радіаційно-стійке.

Кристали, що випускаються фірмою Xilinx, повною мірою реалізують переваги ПЛІС у порівнянні з «жорсткою логікою» :

· високу швидкодію ;

· можливість перепрограмування безпосередньо в системі;

· високий ступінь інтеграції, що дозволяє розмістити цифровий пристрій в одному кристалі і тим самим знизити час і витрати на трасування і виробництво друкованих плат;

· скорочення часу циклу розробки і виробництва пристрою;

· наявність потужних інструментів САПР, що дозволяють усунути можливі помилки в процесі проектування пристрою;

· порівняно низька вартість (у перерахунку на один логічний вентиль);

· можливість подальшої реалізації проектів ПЛІС для серійного виробництва у вигляді замовних НВІС, що дозволяє значно знизити їх собівартість.

До недавнього часу, незважаючи на всі достоїнства ПЛІС Xilinx, існувала обставина, яка стримувала їх застосування (особливо недорогих кристалів при розробці несерійних пристроїв) - необхідність додаткових витрат на придбання пакета програмних засобів проектування та програмування. Щоб усунути цю перешкоду, фірма Xilinx надала розробникам можливість використовувати безкоштовне програмне забезпечення - пакет WebPACK ™ ISE ™ ( Integrated Synthesis Environment ). Мета цієї публікації - познайомити розробників цифрових пристроїв з можливостями САПР WebPACK ISE і основами методики виконання проектів в середовищі даного пакета.

1.3.2.1 Основні характеристики пакета WebPACK ISE

Програмні засоби WebPACK ISE являють собою систему наскрізного проектування, яка реалізує всі етапи створення цифрового пристрою на базі ПЛІС, включаючи програмування кристала: розробка проекту, синтез, моделювання, трасування та завантаження в кристал. Версія 3.3 WP8.0 САПР WebPACK ISE призначена для проектування цифрових пристроїв на базі ПЛІС виробництва Xilinx, які відносяться як сімейства CPLD: XC9500, XC9500XL, XC9500XV, XCR22V10, XCR3000 (XPLA1_3, XPLA2), XCR3000XL (XPLA3), XCR5000 (XPLA1_5), так і FPGA: Spartan ™ - II, Virtex ™ -E (тільки кристал XCV300E), Virtex - II (кристали 2V40, 2V80 і 2V250).

Відмінні особливості пакету:

· підтримка різних методів опису проектованих пристроїв (графічних і текстових);

· можливість використання проектів, підготовлених в інших системах проектування, у тому числі в середовищі пакета Altera MAX + PlusII ™;

· наявність схемотехнічного редактора, укомплектованого набором обширених бібліотек;

· інтелектуальні засоби створення HDL (Hardware Description Language) - описів, що формують шаблони на підставі інформації, наданої користувачем, для мов опису апаратури VHDL, Verilog ™ і ABEL ™ HDL;

· високоефективні засоби синтезу HDL-проектів, що підтримують мови VHDL, Verilog і ABEL HDL, з можливістю оптимізації;

· розвинені засоби верифікації проекту, що дозволяють скоротити повний час розробки пристрою за рахунок виявлення можливих помилок на більш ранніх стадіях проектування і скорочення тривалості та кількості можливих ітерацій;

· автоматичні засоби трасування проекту в кристали різних сімейств ПЛІС Xilinx з урахуванням оптимізації проекту за різними параметрами;

· засоби програмування кристалів сімейств ПЛІС Xilinx, виконаних за різною технологією (CPLD і FPGA), що підтримують кілька типів завантажувальних кабелів JTAG - інтерфейсу;

· зручний для розробника користувача інтерфейс і наявність в кожному модулі пакета довідкової системи, що скорочують час освоєння САПР;

· наявність інтегрованого з пакетом САПР набору інструментів і утиліт інших фірм, що надають додаткові зручності в процесі проектування, що включає утиліту генерації тестових сигналів HDL Bencher ™, програму моделювання ModelSim XE Starter ™ і редактор діаграм станів StateCAD™.

програмний синтез декомпозиція суматор

2. Практична частина

2.1 Формування логічної послідовності

Десятковий суматор з кодом 7-4-2-1. Цей код позиційний. Кожному розряду кодової комбінації зіставляється певний ваговий коефіцієнт, що залежить від позиції цього розряду. Якщо задана кодова комбінація, де - двійкові символи, то десяткову цифру, відповідну цієї кодової комбінації можна визначити за формулою:

Таким чином, даний код має наступні позначення чисел:

«0» - 0000; «4» - 0100; «8» - 1000; «C» - 1100.

«1» - 0001; «5» - 0101; «9» - 1001; «D» - 1101

«2» - 0010; «6» - 0110; «A» - 1010; «E» - 1110

«3» - 0011; «7» - 0111; «B» - 1011; «F» - 1111

Для даного суматора отримана наступна логічна послідовність:

00 01 01 02 02 03 03 04 04 05 05 06 06 08 ** **

08 09 09 0A 0A 0B 0B 0C 0C 0D 0D 10 ** ** ** **

01 02 02 03 03 04 04 05 05 06 06 08 08 09 ** **

09 0A 0A 0B 0B 0C 0C 0D 0D 10 10 11 ** ** ** **

02 03 03 04 04 05 05 06 06 08 08 09 09 0A ** **

0A 0B 0B 0C 0C 0D 0D 10 10 11 11 12 ** ** ** **

03 04 04 05 05 06 06 08 08 09 09 0A 0A 0B ** **

0B 0C 0C 0D 0D 10 10 11 11 12 12 13 ** ** ** **

04 05 05 06 06 08 08 09 09 0A 0A 0B 0B 0C ** **

0C 0D 0D 10 10 11 11 12 12 13 13 14 ** ** ** **

05 06 06 08 08 09 09 0A 0A 0B 0B 0C 0C 0D ** **

0D 10 10 11 11 12 12 13 13 14 14 15 ** ** ** **

06 08 08 09 09 0A 0A 0B 0B 0C 0C 0D 0D 10 ** **

10 11 11 12 12 13 13 14 14 15 15 16 ** ** ** **

** ** ** ** ** ** ** ** ** ** ** ** ** ** ** **

** ** ** ** ** ** ** ** ** ** ** ** ** ** ** **

08 09 09 0A 0A 0B 0B 0C 0C 0D 0D 10 10 11 ** **

11 12 12 13 13 14 14 15 15 16 16 18 ** ** ** **

09 0A 0A 0B 0B 0C 0C 0D 0D 10 10 11 11 12 ** **

12 13 13 14 14 15 15 16 16 18 18 19 ** ** ** **

0A 0B 0B 0C 0C 0D 0D 10 10 11 11 12 12 13 ** **

13 14 14 15 15 16 16 18 18 19 19 1A ** ** ** **

0B 0C 0C 0D 0D 10 10 11 11 12 12 13 13 14 ** **

14 15 15 16 16 18 18 19 19 1A 1A 1B ** ** ** **

0C 0D 0D 10 10 11 11 12 12 13 13 14 14 15 ** **

15 16 16 18 18 19 19 1A 1A 1B 1B 1C ** ** ** **

0D 10 10 11 11 12 12 13 13 14 14 15 15 16 ** **

16 18 18 19 19 1A 1A 1B 1B 1C 1C 1D ** ** ** **

2.2 Синтез суматора за допомогою пакету Decomposer

Варіант 1

Варіант 1 складається з 3 суматорів і 5 блоків. Схема наведена на малюнку 2. Результати трасування для різних типів мікросхем наведені в таблиці 1.



Рис.2. Схема суматора. Варіант 1.

Таблиця 1.

	Кількість використаних ресурсів ПЛІС
	Макрокомірки (macrocells)	конюнкт. терми (product terms)	входи функц. блоків (func. block inputs)
xc9500xl	23	160	92
CoolRunner	15	78	29

Варіант 2

Ця схема складається з 4-х суматорів, 2-х елементів «виключає або» і 4-х блоків. Схема наведена на рис.3. Результати трасування для різних типів мікросхем наведені в таблиці 2.

Рис.3. Схема суматора. Варіант 2.

Таблиця 2.

	Кількість використаних ресурсів ПЛІС
	Макрокомірки (macrocells)	конюнкт. терми (product terms)	входи функц. блоків(func. block inputs)
xc9500xl	24	167	98
CoolRunner	18	91	39

Варіант 3

Проаналізувавши дану схему (рис.4.), можна зробити висновок про те, що вона є найбільш складною схемою, в плані реалізації, а також за кількістю використаних ресурсів ПЛІС (таблиця 3).

Рис.4. Схема суматора. Вариант 3.

Таблиця 3.

	Кількість використаних ресурсів ПЛІС
	Макрокомірки (macrocells)	конюнкт. терми (product terms)	входи функц. блоків (func. block inputs)
xc9500xl	26	241	73
CoolRunner	20	67	29

2.3 Опис суматора на мові VHDL

Даний спосіб реалізації цифрових пристроїв користується найбільшою популярністю в усьому світі. Нижче наведений текст мовою VHDL, що описує поведінку десяткового суматора з кодом 7-4-2-1, і результати трасування даного варіанта.

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity sum_vhdl is

Port ( I : in std_logic_vector(8 downto 0);

O : out std_logic_vector(4 downto 0));

end sum_vhdl;

architecture Behavioral of sum_vhdl is

signal sum: std_logic_vector(4 downto 0);

signal sum_prom: std_logic_vector(3 downto 0);

signal A: std_logic_vector(3 downto 0);

signal B: std_logic_vector(3 downto 0);

begin

A <= I(4 downto 1) when I(4 downto 1) < "0111" else (I(4 downto 1) - "0001");

B <= I(8 downto 5) when I(8 downto 5) < "0111" else (I(8 downto 5) - "0001");

sum <= ('0'&A) + ('0'&B) + I( 0 );

sum_prom(3 downto 0) <= sum(3 downto 0) when sum < "01101"

else (sum(3 downto 0) + "0011");

O(3 downto 0) <= sum_prom(3 downto 0) when sum_prom(3 downto 0) < "0111"

else (sum_prom(3 downto 0) + "0001");

O( 4 ) <= '0' when sum < "01101" else '1';

end Behavioral;

Таблиця 4.

	Ккількість використаних ресурсів ПЛІС
	Макрокомірка (macrocells)	конюнкт. терми (product terms)	входи функц. блоків (func. block inputs)
xc9500xl	18	241	74
CoolRunner	21	80	42

2.4 Порівняльний аналіз використовуваних ресурсів для різних варіантів реалізації схеми

Таблиця 5. Результати трасування для xc9500xl.

xc9500xl	Кількість використаних ресурсів ПЛІС
	macrocells	product terms	function block inputs
Варіант 1	23	160	92
Варіант 2	24	167	98
Варіант 3	26	241	73
Варіант 4 (VHDL)	18	241	74

Таблиця 6. Результати трасування для CoolRunner.

CoolRunner	Кількість використаних ресурсів ПЛІС
	macrocells	product terms	function block inputs
Вариант 1	15	78	29
Вариант 2	18	91	39
Вариант 3	20	67	29
Вариант 4 (VHDL)	21	80	42

2.5 Покриття блоків

Провівши порівняльний аналіз за таблицями 5, 6, можна зробити висновок про те, що оптимальним є перший варіант розкладання. Проведемо покриття блоків за допомогою мультиплексорів типу 4/1.

За допомогою мультиплексора типу 4/1 можна реалізувати будь-яку логічну функцію 3-х аргументів, оскільки при розкладанні виключаються 2 аргумента, а на входи подаються функції одного аргументу. Це можуть бути або константи «0», «1», або функція тотожності, або функція інверсії 3-го аргументу.

Логічна послідовність першого блоку:

0012 345* 6633 700*

Матриці розкладання мають вигляд:

)

2)

3)

Використовуючи дані розкладання, уявімо схему даного блоку (графічна робота "Схема електрична принципова блоку DC1").

Логічна послідовність другого блоку:

0112 2302 1203 0013 0222 0013 13*3 1120

Матриці розкладання мають вигляд:

1)

2)

Використовуючи дані розкладання, уявімо схему даного блоку (графічна робота "Схема електрична принципова блоку DC2").

Логічна послідовність третього блоку:

0123 0124 056* 723*

Матриці розкладання мають вигляд:

1)

2)

3)

Використовуючи дані розкладання, уявімо схему даного блоку (графічна робота "Схема електрична принципова блоку DC3").

Логічна послідовність четвертого блоку:

0123 4560 2347 *476

Матриці розкладання мають вигляд:

1)

2)

3)

Використовуючи дані розкладання, уявімо схему даного блоку (графічна робота "Схема електрична принципова блоку DC4").

Логічна послідовність п'ятого блоку:

0123 4125 2345 6457

Матриці розкладання мають вигляд:

1)

2)

3)

Використовуючи дані розкладання, уявімо схему даного блоку (графічна робота "Схема електрична принципова блоку DC5").

Після покриття блоку отримали наочну економію ресурсів ПЛІС.

Таблица 7.

	Кількість використаних ресурсів ПЛІС
	Макрокомірки (macrocells)	конюнкт. терми (product terms)	входи функц. блоків (func. block inputs)
xc9500xl	20	160	91
CoolRunner	15	77	29

Висновок

Для нетривіальних схем методи декомпозиції дають суттєвий виграш по відношенню до використовуваних ресурсів. Як видно з таблиць 5-6, традиційний в наш час підхід опису цифрових пристроїв (VHDL) для суматора в коді 7-4-2-1 при трасуванні в кристал не дає істотного виграшу, ніж схема, отримана в результаті декомпозиції .

З таблиць 5-6, видно, що для різних типів ПЛІС оптимальний результат дають різні варіанти реалізації. Це пов'язано з особливістю структури тих чи інших ПЛІС і вимагає окремих досліджень.

Пошук оптимального рішення задачі синтезу складається з розгляду та аналізу декількох варіантів реалізації комбінаційної схеми для різних типів ПЛІС. У деяких випадках виникає необхідність оцінювати не тільки використовувані ресурси ПЛІС, але і затримку проходження сигналу через схему.

Як видно з таблиць 5-6, для реалізації суматора за модулем 13 з ваговими коефіцієнтами 7-4-2-1 найбільш оптимальними варіантами є схеми № 1 і № 2. Після покриття схеми № 1 мультиплексорами типу 4/1, помітний істотний виграш у використанні ресурсів ПЛІС, про що свідчать результати таблиці 7.

Література

1. Коновалов В.М., Бєлов А.А., Коновалов І.В., Нежельскій П.М.: Автоматизований синтез комбінаційних логічних схем на основі багаторівневої декомпозиції. - КФ МГТУ ім. Н.Е. Баумана, - 35с . : Ил.

2. Голубєв Ю.П.:Автоматизація проектування перетворювачів дискретної інформації. - Калуга: Видавництво «Гриф», 2003. -652 С.

3. Соловйов В.В.: Проектування цифрових систем на основі програмованих логічних інтегральних схем. - М.: Гаряча лінія - Телеком, 2001. - 636 с.

4. Кузелін М.О., Книшев Д.А., Зотов В.Ю.: Сучасні сімейства ПЛІС фірми Xilinx. Довідковий посібник. - М.: Гаряча лінія - Телеком, 2004 . - 440 с.

5. VHDL для проектирования вычислительных устройств, Сергиенко А. М ст.49-63.

Размещено на Allbest.ru

...