Разработка микроконтроллера вычислительного устройства с использованием микропрограммного устройства управления
Разработка структуры вычислительного устройства (ВУ), согласование форматов данных и команд. Алгоритм работы ВУ по рабочему циклу процессора. Структурная схема микропрограммного устройства управления. Интерпретация микропрограммы в графе автомата Мура.
| Рубрика | Программирование, компьютеры и кибернетика |
| Вид | курсовая работа |
| Язык | русский |
| Дата добавления | 29.05.2015 |
| Размер файла | 74,4 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
Содержание
Введение
1. Разработка структуры ВУ. Согласование форматов данных и команд
1.1 Структура ВУ
1.2 Форматы данных и команд
2. Разработка алгоритма работы ВУ по рабочему циклу процессора
3. Разработка структурной схемы микропрограммного устройства управления
3.1 Интерпретация микропрограммы в граф автомата Мура
3.2 Синтез устройства управления с помощью автомата Мура
3.3 Разработка структурной схемы МПУУ
4. Разработка функциональной схемы МПУУ
5. Разработка функциональной схемы ОП
Заключение
Список используемой литературы
Введение
В данном курсовом проекте необходимо разработать микроконтроллер вычислительного устройства (ВУ) с использованием микропрограммного устройства управления (МПУУ) для выполнения операции вычитания и условный переход при заданных форматах данных и команд, способах адресации и объёме оперативной памяти.
1. Разработка структуры ВУ. Согласование форматов данных и команд
1.1 Структура ВУ
Структурная схема, иллюстрирующая обработку операций для двухадресной команды с двумя способами адресации, приведена на рисунке А.1 приложения А. В качестве примера рассмотрен рабочий цикл ВУ при косвенной индексной адресации первого операнда и прямой автоинкрементной адресации второго операнда.
Для реализации заданного устройства в структурную схему включены следующие функциональные блоки:
- оперативная память (ОП) - служит для хранения команд и данных. Объём ОП равен 128 Кбайтам. Для адресации используется семнадцатиразрядный регистр адреса ОП (РгАОП), разрядность которого определяется разрядностью шины адреса (ША). Для хранения информации, полученной из ОП, используется восьмиразрядный регистр информации ОП (РгИОП). Разрядность этого регистра определяется разрядностью шины данных (ШД), которая равна 8. Адреса операндов передается по шине адреса, данные передаются по шине данных.
Разрядность ША определим, исходя из формулы (1):
N*n = Vоп,(1)
где N - разрядность ША;
n - разрядность ШД;
Vоп - объем ОП.
N = Vоп / n(2)
n = 8, Vоп = 128 Кбайт = 128*1024*8 бит. Подставив эти данные в формулу (2) получим:
N = 128*1024*8 / 8 = 128*1024 = 217. Отсюда разрядность ША равна 17.
- АЛУ - предназначено для получения результатов выполняемых операций.
- РОН - служат для хранения данных и адресов ячеек памяти, где находятся данные. РОН имеет свой четырёхразрядный регистр адреса (РгАРОН) и трицатидвухразрядный регистр информации (РгИРОН). Количество РОН равно 16.
- Регистр команд (РгК) - служит для хранения текущей команды. Команда в РгК передается из ОП и выбирается с помощью счетчика команд (СчК). Длина РгК равна 32 разрядам.
- Регистр маски (РгМ) - служит для хранения маски, используемой в операции условного перехода. Маска формируется в зависимости от результата операции АЛУ по значению признакового триггера ПрТ. Длина РгМ равна 4 разрядам.
- СчК - хранит адрес следующей выполняемой команды. СчК семнадцатиразрядный. После выборки из ОП очередной команды СчК увеличивается на 1, так как выборка производится по обному байту ОП.
- Регистр адреса результата (РгАРЕЗ) - служит для хранения адреса второго операнда, по которому записывается результат выполненной операции в АЛУ. Разрядность РгАРез равна 17.
- Микропрограммное устройство управления (МПУУ) - предназначено для управления ВУ.
Смещение (Смещ), регистр базы (РгБазы), регистр индекса (РгИнд), сумматор адреса (СМАдр) и регистр адреса (РгАдр) предназначены для получения адреса операнда при косвенной индексной адресации. Счетчик адреса (СчА) используется при прямой автоинкрементной адресации.
1.2 Форматы данных и команд
Для реализации данного устройства необходимо определить формат данных и формат команд.
Формат данных - восьмиразрядный с фиксированной точкой. Формат данных представлен на рисунке 1.1.
Рисунок 1.1 - Формат данных
Знаковый разряд - нулевой, может принимать значение “0” - если число положительное и “1” - если число отрицательное. Мантисса представляется целым числом и записывается в разряды 1ч7. Точка фиксируется после младшего седьмого разряда.
При разработке структуры и алгоритма работы ВУ в качестве формата команд используется двухадресный формат команд с двумя способами адресации операндов: косвенной индексной и прямой автоинкрементной. Формат команд представлен на рисунках 1.2 и 1.3
Рисунок 1.2 - Формат команд с косвенно-индексной адресацией операндов.
Рисунок 1.3 - Формат команд с прямой автоинкрементной адресацией операндов.
Поле КОП задает код операции. Так как задано две операции (вычитание и условный переход), то для их кодировки достаточно одного разряда. Кодирование операций представлено в таблице 1.1.
Таблица 1.1 - Кодирование операций
|
0 |
Вычитание |
|
|
1 |
безусловный переход |
Поля УА1 и УА2 задают способ адресации для первого и второго операндов соответственно. Заданные способы адресации: косвенная индексная и прямая автоинкрементная.
При косвенной индексной адресации исполнительный адрес вычисляется как сумма содержимого регистра, номер которого указан в поле R1 или R2 и адресного слова (смещения) - второго или третьего слова команды. Если в команде имеется один операнд с индексной адресацией, то адресным служит второе слово, а если операндов с индексной адресацией два, то адресным для первого операнда служит второе слово, а для второго операнда - третье слово команды. Исполнительный адрес указывает ячейку ОП, в которой хранится адрес операнда.
Кодирование способов адресации представлено в таблице 1.2.
Таблица 1.2 - Кодирование способов адресации
|
000 |
косвенная индексная адресация |
|
|
001 |
прямая автоинкрементная адресация |
В адресных полях команды R1 и R2 заносятся номера РОН, хранящие адреса ячеек ОП. Количество РОН равно 16, следовательно, для их адресации достаточно четырех разрядов.
2. Разработка алгоритма работы ВУ по рабочему циклу процессора
Для работы ВУ по рабочему циклу процессора необходимо определить микропрограмму и алгоритм работы ВУ.
Микропрограмма состоит из следующих этапов:
1) Блоки 1-5 - выборка команды из ОП в РгК.
Работа ВУ начинается с проверки содержимого СчК на равенство величине 217 (то есть адресу последней ячейки ОП) (блок 1). При равенстве значений работа ВУ прекращается. В РгАОП заносится адрес первой команды из СчК (блок 2). В регистр РгИОП считывается команда из ОП по адресу, находящемуся в РгАОП (блок 3), и СчК увеличивается на 2 (блок 4). Затем в РгК заносится команда из РгИОП (блок 5).
2) Блоки 6-8, 12-21 и 30-32, 35-44 - формирование адреса операндов.
Определяется способ адресации операндов (блоки 6 и 30). Если способ адресации определен как регистровый косвенный (УА=0 блоки 6 и 30), то адрес ячейки памяти, в которой хранится операнд, содержится в адресуемом РОНе. Полученный адрес отправляется на РгАОП (блоки 10, 33).
Если способ адресации прямой индексный, то адрес операнда вычисляется как сумма содержимого регистра, номер которого указан в поле R1 или R2 и адресного слова (смещения) - второго слова команды. Полученный адрес передается на РгАОП (блоки 23, 45). Адрес первого операнда сохраняется в регистре адреса результата затем, чтобы в дальнейшем по этому адресу записать в ОП результат выполнения операции (блоки 9, 22).
3) Блоки 11, 24 и 34, 46 - выборка операндов.
Операнды выбираются из оперативной памяти по полученным адресам, хранящимся в регистре РгАОП. Выбранные операнды поступают в регистр РгИОП, откуда они отправляются на входные регистры АЛУ (блоки 26, 27, 29 и 48, 58).
4) Блоки 25-29, 47-63, 69-91 - операции в АЛУ
В зависимости от кода операции происходит либо операция в АЛУ либо операция безусловного перехода.
Если КОП=0, то выполняется операция вычитания.
Если КОП=1, то выполняется операция условного перехода (блок 68).
5) Блоки 64-66, 90, 91 - запись результата в ОП.
При записи результата в ОП полученные значения с выходных регистров АЛУ поступают в регистр РгИОП (блоки 64 и 90,91), а в регистр РгАОП записывается адрес первого операнда, сохранённый в регистре РгАРез. По этому адресу в выбранную ячейку ОП записывается содержимое регистра РгИОП.
3. Разработка структурной схемы микропрограммного устройства управления
По функциональному назначению основные устройства ЭВМ можно условно разделить на две категории: операционные устройства и управляющие устройства. Работа операционного устройства может быть полностью определена микропрограммой, представленной на рисунке Б.1 приложения Б. Для того чтобы построить схему управляющего автомата (УУ можно рассматривать как управляющий автомат типа Мура), нужно задать микропрограмму ОУ в виде блок-схемы.
3.1 Интерпретация микропрограммы в граф автомата Мура
Блок-схема автомата Мура представлена на рисунке В.1 приложения В. На этом рисунке приняты следующие обозначения: qi - состояния автомата; vi - управляющие сигналы, которые должны быть выданы УУ; ui (ыi) - осведомительные сигналы, обозначающие выполнение или не выполнение условий переходов из одного состояния в другое.
Состояния автомата и управляющие сигналы соответствуют микрооперациям микропрограммы, а осведомительные сигналы соответствуют операциям условия. Каждой микрокоманде соответствует состояние автомата. Обозначения состояний такое же, как и обозначение соответствующих им микрокоманд.
Начало и конец микропрограммы обозначены одинаково - q1.
3.2 Синтез устройства управления с помощью автомата Мура
Для автомата Мура выходной сигнал зависит только от внутреннего состояния, т.е. в данном случае v = F(Q). Исходя из этого принципа, строится граф автомата Мура, представленный на рисунке В.2 приложения В. Вершинами графа являются состояния автомата, а дугами - условия переходов из одного состояния в другое.
Функции выходов автомата Мура определяются по формуле:
Vi=Qi,
где Qi - состояние автомата, обеспечивающее выработку сигнала Vi.
3.3 Разработка структурной схемы МПУУ
Для упорядочивания последовательности управляющих импульсов ВУ в структуру ЭВМ вводится устройство управления (УУ). Микропрограммное устройство управления, представлено на рисунке 3.1.
вычислительный устройство микропрограммный алгоритм
Рисунок 3.1 - Структурная схема МПУУ:
РгК - регистр команд, предназначен для хранения команды;
РгАМК - регистр адреса микрокоманды - хранение адреса следующей микрокоманды;
УП - управляющая память - хранение микропрограммы;
РгМК - регистр микрокоманд - хранение текущей микрокоманды;
ОУ - операционное устройство - выполнение арифметических действий;
СхФАМК - схема формирования адреса следующей микрокоманды.
МПУУ начинает функционировать с приходом первого фронта синхросигнала. Причем выполнение арифметических операций происходит во время паузы, а изменение входных и выходных управляющих сигналов - во время такта.
В начальный момент времени в РгАМК находятся: управляющий сигнал U(t-1), код операции Z(t-1) и код определяющийQ(t-1) адрес следующей микрокоманды. В паузе перед тактом при СС=0 на РгАМК эти значения сохраняются и из УП выбираются коды V(t), значения которых зависят от предыдущего словосостояния схемы. При СС=0 эти коды заносятся в РгМК и происходит изменение входных сигналов. После прихода СС=1 в РгМК хранятся сформированные коды V(t) и Q(t), причем V(t) используются для инициирования микроопераций, а код Q(t) переносится в РгАМК, после чего цикл повторяется.
Формат микрокоманды состоит из двух частей: операционной части и адресной части. В операционной части указывается последовательность управляющих сигналов, которые необходимо подать на входы ОУ. В адресной части формируется адрес следующей микрокоманды.
Формирование операционной части микрокоманды производится вертикальным способом. В операционной части микрокоманды микрооперации кодируются двоичныс кодом. Длина операционной части высчитывается по формуле. Таким образом, длина операционной части равна пятидесяти одному.
Формат операционной части микрокоманды представлен на рисунке 3.2.
Рисунок 3.2 - Формат операционной части микрокоманды
Формирование адресной части микрокоманды УУ производится, используя естественный способ.
|
L |
X |
J |
Рисунок 3.6 - Структура адресной части микрокоманды
Адресная часть будет разбиваться на три поля: поле условия (X), поле адреса при выполнении условия (А1) и поле адреса при невыполнении условия (А2). Такое разбиение адресной части необходимо для организации ветвления в алгоритме.
Рассчитанный побитно формат микрокоманды представлен на рисунке 3.7.
|
Операционная часть |
Тип |
Условие |
Счетчик адреса |
Рисунок 3.7 - Формат микрокоманды
Объем памяти, занимаемый программой, рассчитывается по таблице 3.3, представленной в приложении В.
Vпзу=82х84=6888 бит
4. Разработка функциональной схемы МПУУ
Функциональная схема МПУУ приведена в приложении Г.
В качестве элементной базы для построения МПУУ выбираются:
1. Регистр команд РгК, в котором анализируется код команды. В зависимости от кода выбирается та или иная операция.
Таблица 4.1 - Таблица кодирования операций
|
КОП |
Адрес |
Операция |
|
|
00 |
0101010 |
Вычитание |
|
|
01 |
0111100 |
УП |
2. Тактируемый RS-триггер, в который информация может заноситься только в момент действия синхронизирующего сигнала. К входам триггера подсоединены генераторы тактовых импульсов. В результате строб-импульс, поступающий с генератора ГТИ1 на вход S триггера запускает регистр команд РгК, а импульс с генератора ГТИ2, поступающий на вход R триггера запускает регистр адреса РгА.
3. Генераторы ГТИ1 и ГТИ2 предназначены для управления схемой. ГТИ1 подает тактовые импульсы на входы синхронизации С мультиплексоров MUX1,MUX2 и РгМК. ГТИ2 подает тактовые импульсы на входы RS, которые предназначены для очистки содержимого регистров РгА, РгК и РгМК.
4. PROM - программируемое постоянное ЗУ на основе ТТЛ-элемнтов с диодами Шотки. Для построения ПЗУ используется микросхема КР556РТ4А. PROM используется для выбора адреса ячейки памяти откуда будет считываться информация.
5. Семиразрядный параллельный регистр адреса микрокоманды РгА. Адрес подается на информационные входы и записывается в РгА c приходом тактового импульса от ГТИ2 на вход С.
6. Мультиплексор MUX1, который содержит адресные входы А1 и А2. На А1 подается адрес с РгА, а на А2 адрес с мультиплексора MUX2, который предназначен для выбора адреса следующей микрокоманды. В нем происходит анализ осведомительных сигналов (определяется адрес микрокоманды при выполнении или невыполнении условий).
7. УП - управляющая память, которая содержит набор микрокоманд. УП включает в себя таблицу ПЗУ, объем которой рассчитан при разработке структурной схемы МПУУ. В соответствии с адресом на выходе MUX1 происходит обращение по определенному адресу ПЗУ и считывается хранящаяся там микрокоманда.
8. Соответствующая (текущая) микрокоманда поступает на регистр РгМК. После прихода тактового импульса на вход С в регистре РгМК хранятся сформированные коды v(t), адрес следующей микрокоманды и условия, при выполнении (невыполнении) которых происходит обращение к соответствующей микрокоманде.
9. Логические элементы И, ИЛИ, ИЛИ-НЕ.
5. Разработка функциональной схемы ОП
Функциональная схема ОП представлена в приложении Д.
В данной работе при разработке функциональной схемы ОП используется модуль статического ОЗУ (RAM). Модуль статического ОЗУ представляет собой функционально законченное устройство, которое обеспечивает заданный информационный объем (Vоп = 128 Кб).
Входные и выходные шины данных в модуле запоминающего устройства совмещены, а адресные шины независимые. Управление выполняется с децентрализованной дешифрацией. В модуле памяти кроме 4 микросхем памяти (КМ132РУ8А) содержится дешифратор DC СS, обеспечивающий выбор нужного БИС ЗУ данного модуля, по команде обращения к данному модулю.
На вход модуля RAM подаются адреса, сигналы управления (C, WR/RD) и данные. Для тактированных БИС ОЗУ необходимо применять специальный сигнал С согласно временной диаграмме на схему КМ132РУ8А.
Рисунок 5.1 - Графическое изображение микросхемы КМ132РУ8А
Таблица 4.5 - Назначение выводов микросхемы КМ132РУ8А
|
Назначение выводов |
Обозначение |
|
|
Адресные входы |
А0 … А9 |
|
|
Вход данных, выход данных |
DIO0 … DIO3 |
|
|
Выбор микросхемы |
CS |
|
|
Сигнал запись - считывание |
WR / RD |
Так как в работе ША = 17 разрядам, то есть необходимо использовать 17 адресных линий, то адресные входы А3…А9 трёх микросхем и адресные входы А4…А9 одной микросхемы необходимо заземлить.
Заключение
Целью данной работы была разработка микроконтроллера.
Для реализации данного устройства был определен формат данных и формат команд, построена структурная схема ВУ для выполнения операций вычитания и безусловного перехода.
Также был разработан алгоритм работы ВУ по рабочему циклу процессора.
Для упорядочивания последовательности управляющих импульсов ВУ в структуру ЭВМ было введено МПУУ, функциональная схема которого представлена в приложении А.
Построены временные диаграммы, представленные в приложении Г.
В работе был разработан модуль ОП, представленный в приложении Б.
Список используемой литературы
1. Брехов О.М. Принципы построения процессоров для авиационных комплексов. М.: МАИ, 1984г.
2. Каган Б.М. Электронные вычислительные машины и системы. М.: Энергоатомиздат, 1991г.
3. Михнов Ю.М. Проектирование вычислительных устройств. М.: Минобороны, 1991г.
Размещено на Allbest.ru
...Подобные документы
Разработка вычислительного устройства для умножения двоичных чисел с фиксированной запятой, без знака, представленных в прямом коде. Алгоритм операции, структурная схема АЛУ, диаграмма управляющих сигналов, функциональная схема устройства управления.
контрольная работа [180,2 K], добавлен 01.10.2014Разработка структурной схемы вычислительного устройства, выбор системы команд и определение форматов. Разработка алгоритма командного цикла, выполнения арифметических и логических операций. Проектирование операционного автомата, устройств управления.
курсовая работа [2,8 M], добавлен 15.05.2014Разработка функциональной схемы управляющего микропрограммного автомата. Построение графов автомата для модели Мили и Мура. Кодирование состояний для модели Мура на D-триггерах. Алгоритм умножения чисел в дополнительном коде с простой коррекцией.
курсовая работа [764,0 K], добавлен 27.08.2012Описание и назначение устройства специализированного вычислительного телеметрического. Главные требования к информационному составу кадра при КРП, ОПС и ОР. Разработка программного обеспечения первого процессора (прием информации и ее передача).
курсовая работа [50,4 K], добавлен 30.11.2011Разработка модели процессора, выполняющего набор машинных команд. Структурная схема процессора (операционного и управляющего автоматов), анализ принципа работы. Содержательный алгоритм микропрограммы, синтез управляющего автомата на основе жесткой логики.
курсовая работа [871,9 K], добавлен 16.09.2010Разработка виртуального вычислительного устройства с кассетной структурой. Массивы и кластеры. Вычисления над элементами массива. Вычислительные функции пакета LabVIEW. Логическая последовательность выполнения отдельных частей программы (подпрограммы).
контрольная работа [252,4 K], добавлен 15.01.2009Функциональное диагностирование вычислительного устройства (ВУ), требования к нему по производительности, диапазону представления чисел, точности вычислений, сложности реализации и достоверности функционирования. Контроль по модулю ВУ с плавающей точкой.
реферат [1,2 M], добавлен 14.12.2012Разработка структурной схемы процессора; синтез микропрограммного и управляющего автомата с жесткой логикой. Функциональная организация процессора: программные модели, форматы данных и команд. Организация оперативной памяти. Проектирование блока операций.
учебное пособие [1,1 M], добавлен 09.04.2013Функциональная схема и алгоритм работы устройства. Техническое обоснование выбора серии ИМС. Состав и описание работы узлов устройства. Расчёт необходимых сопротивлений резисторов, потребляемой мощности и тока. Построение и анализ временных диаграмм.
курсовая работа [311,7 K], добавлен 19.05.2011Внутренняя архитектура микропроцессора Intel 486. Формат данных и команд. Регистры общего назначения. Программная модель устройства FPU, регистр флагов. Разработка структуры и микропрограммы микропроцессора, управляющего автомата с жесткой логикой.
курсовая работа [1,6 M], добавлен 27.05.2013Разработка принципиальной электрической схемы микропроцессорного устройства управления двигателем постоянного тока на базе контроллера ATmega 128. Разработка пакета подпрограмм на языке Assembler в целях регулирования и корректной работы устройства.
курсовая работа [271,5 K], добавлен 14.01.2011Разработка структурной схемы устройства управления учебным роботом. Выбор двигателя, микроконтроллера, микросхемы, интерфейса связи и стабилизатора. Расчет схемы электрической принципиальной. Разработка сборочного чертежа устройства и алгоритма программы.
курсовая работа [577,8 K], добавлен 24.06.2013Схема алгоритма работы устройства сравнения трех чисел, структурная, функциональная и принципиальная схемы. Оценка параметров устройства. Схемы задержки и сброса по питанию, комбинационная схема определения среднего числа. Построение временной диаграммы.
курсовая работа [205,0 K], добавлен 24.06.2013Устройство управления и синхронизации в структуре микропроцессора. Порядок синтеза конечного автомата (КА) для устройства управления ЭВМ. Алгоритм функционирования КА, заданный с помощью графа, функции переходов. Состояние триггеров в микросхеме.
методичка [1019,0 K], добавлен 28.04.2009Принцип действия устройства сбора информации на базе микроконтроллера МК51: индикация, "рабочий режим" и передача данных персонального компьютера. Алгоритм начального опроса датчиков. Электрическая принципиальная схема устройства, текст программы.
курсовая работа [102,5 K], добавлен 21.10.2012Проектирование устройства, выполняющего функцию определения минимального давления на основе информации о показаниях полученных от 7 датчиков. Разработка набора команд управления микроконтроллером в среде программного обеспечения Code Vision AVR.
курсовая работа [24,5 K], добавлен 28.06.2011Разработка структуры объекта "Калькулятор" - электронного вычислительного устройства для выполнения операций над числами или алгебраическими формулами. Текст программы, результат ее работы. Свойство реального объекта. Блок-схема, алгоритм приложения.
контрольная работа [68,8 K], добавлен 11.04.2015Изготовление устройства управления шаговым двигателем на базе микросхем дискретной логики ТТЛ. Временные диаграммы работы устройства. Условное графическое изображение и уровни реализации структуры ПЛИС. Расчет энергопотребления с помощью утилиты xPower.
курсовая работа [1,1 M], добавлен 28.12.2012Анализ выбора цифрового сигнального процессора и структурной схемы устройства обработки информации. Расчет надежности устройства и производительности обмена данных, разработка ленточного графика. Обзор особенностей радиального и межмодульного интерфейса.
дипломная работа [1,8 M], добавлен 20.05.2012Разработка устройства ввода аналоговой информации (напряжения в диапазоне 0-100 мВ) в персональный компьютер через LPT-порт с предварительным ее сохранением в памяти устройства. Его структурная схема. Алгоритм работы программы чтения данных в ПК.
курсовая работа [1,9 M], добавлен 25.12.2012
