Структурно-функціональний аналіз тестопридатності при проектуванні цифрових систем на кристалах

Размещено на http://www.allbest.ru/

ХАРКІВСЬКИЙ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ РАДІОЕЛЕКТРОНІКИ

УДК 658.512.011:681.326:519.713

Структурно-функціональний аналіз тестопридатності при проектуванні цифрових систем на кристалах

05.13.05 - Комп'ютерні системи та компоненти

Автореферат

дисертації на здобуття наукового ступеня

кандидата технічних наук

Гузь Олеся Олексіївна

Харків 2008

Дисертацією є рукопис.

Робота виконана у Харківському національному університеті радіоелектроніки, Міністерство освіти і науки України.

Науковий керівник: доктор технічних наук, професор

Хаханов Володимир Іванович, Харківський національний університет радіоелектроніки, декан факультету комп'ютерної інженерії та управління.

Офіційні опоненти: доктор технічних наук, професор

Хажмурадов Манап Ахмадович, Національний науковий центр "Харківський фізико-технічний інститут", начальник відділу математичного забезпечення;

кандидат технічних наук, доцент Леонов Сергій Юрійович, Національний технічний університет «ХПІ», доцент кафедри обчислювальної техніки та програмування.

Захист відбудеться "14.05.2008 року о 15 годині на засіданні

спеціалізованої вченої ради Д64.052.01 у Харківському національному університеті радіоелектроніки за адресою: 61166, м. Харків, пр. Леніна, 14.

3 дисертацією можна ознайомитися в бібліотеці Харківського національного університету радіоелектроніки за адресою: 61166, м. Харків, пр. Леніна, 14.

Автореферат розісланий 12.04.2008 року.

Вчений секретар спеціалізованої вченої ради Чалий С. Ф.

кристал цифровий мультизонд

АНОТАЦІЯ

Гузъ Олеся Олексіівна. Структурно-функціональний аналіз тестопридат-ності при проектуванні цифрових систем на кристалах.-Рукопис.-Дисертація на здобуття наукового ступеня кандидата технічних наук за спеціальністю 05.13.05 - Комп'ютерні системи та компоненти.- Харківський національний університет радіоелектроніки, Харків, 2007.

Ключові слова: моделювання, верифікація, діагностування, цифрові системи на кристалах, аналіз тестопридатності, технологія граничного сканування.

Мета дисертаційного дослідження - розробка моделей та методів структур-но-функціонального аналізу тестопридатності проектованих цифрових систем на кристалах, що дозволяють суттєво зменшити час верифікації та обсяг діаг-ностичної інформації при одночасному покращенні якості тестів і глибини діагностування дефектів.

Основні результати: новий структурно-функціональний метод аналізу тес-топридатності цифрових систем на кристалах (TADATPG), нова функціональна сильнозв'язна трикомпонентна TFY-модель тестування цифрових систем на кристалах, нова неітеративна модель діагностування цифрових систем на кристалах, удосконалена модель процесу вибору контрольних точок, удосконалений П-алгоритм синтезу кубічних покрить. Практична значущість отриманих результатів полягає у програмній реалізації моделей та методів аналізу тестопридатності, вибору критичних контрольних точок сканування складних цифрових систем на кристалах в цілях синтезу тестів, моделювання несправностей та діагностування дефектів; імплементації програмних засобів аналізу тестопридатності та наступної модифікації цифрових проектів в систему SIGETEST, валідному тестуванні методу, моделей та програмних засобів шляхом порівняння з існуючими світовими аналогами за допомогою тестових бібліотек провідних фірм, а також інтеграції в сучасні маршрути проектування SoC на основі стандартів граничного сканування IEEE (11.49,1500).

АННОТАЦИЯ

Гузъ Олеся Алексеевна. Структурно-функциональный анализ тестопригод-ности при проектировании цифровых систем на кристаллах.- Рукопись.- Диссертация на соискание ученой степени кандидата технических наук по специальности 05.13.05 -Компьютерные системы и компоненты.- Харьковский национальный университет радиоэлектроники, Харьков, 2007.

Ключевые слова: моделирование, верификация, цифровые системы на кристаллах, анализ тестопригодности, технология граничного сканирования.

Цель диссертационного исследования - разработка моделей и методов структурно-функционального анализа тестопригодности проектируемых цифровых систем на кристаллах, которые позволяют существенно уменьшить время верификации и объем диагностической информации при одновременном улучшении качества тестов и глубины диагностирования дефектов.

Сущность диссертационной работы: разработка моделей и метода анализа тестопригодности SoC, которые совместно с технологиями и средствами граничного сканирования обеспечивают существенное (20%) уменьшение временных затрат связанных с верификацией проектируемого изделия, включающей процедуры генерации тестов, моделирования неисправностей, диагностирования дефектов в рамках исполнения стандарта проектирования Design for Manufacturability.

Основные результаты: новый структурно-функциональный метод анализа тестопригодности цифровых систем на кристаллах (TADATPG), который характеризуется повышенной точностью, расширенной функциональностью и позволяет выполнять оценку качества проектов большой размерности (до 1000000 эквивалентных вентилей); новая функциональная сильносвязная трехкомпонентная (тест-дефекты-выходы) TFY-модель тестирования цифровых систем на кристаллах, позволяющая определить новые пути решения шести наиболее актуальных взаимосвязанных задач технической диагностики в том числе - генерирование тестов и анализ их качества на основе граничного сканирования критических внутренних линий; новая неитеративная модель диагностирования цифровых систем на кристаллах, позволяющая существенно повысить глубину поиска дефектов на проверяющем тесте без увеличения числа выходов схемы; усовершенствованная модель процесса выбора контрольных точек, позволяющая модифицировать комбинационные и последовательностные, асинхронные и синхронные проекты большой размерности в целях повышения их тестопригодности в среднем на 20%; усовершенствованный П-алгоритм синтеза кубических покрытий, позволяющий повысить тестопригодность цифровых проектов на основе точного структурно-функционального анализа управляемости и наблюдаемости линий типовых схем небольшой размерности (IP-cores) регистрового уровня, для их последующего многократного использования в качестве компонентов SoC.

Предложенные модели и методы анализа тестопригодности, выбора критических контрольных точек сканирования сложных цифровых систем на кристаллах, моделирования неисправностей и диагностирования дефектов доведены до практической реализации в виде программных средств, имплементированных в систему синтеза тестов и моделирования неисправностей SIGETEST. Валидное тестирование метода, моделей и программных средств, их интеграция в современные маршруты проектирования SoC на основе стандартов граничного сканирования IEEE (11.49,1500) подтверждают повышение тестопригодности в заданных пределах.

Использование разработанных в диссертационной работе методов анализа тестопригодности позволяет существенно уменьшить время тестирования цифровых устройств, за счет замены насколько это возможно процедуры моделирования неисправностей анализом тестопригодности и выявлением в схеме узких мест на основе полученных показателей и дальнейшей модификации устройства. Анализ тестопригодности выполняется в течение нескольких секунд на схемах размерностью до 50000 вентилей, в то время как для моделирования неисправностей требуется от нескольких часов до нескольких суток.

Преимущества предложенного метода анализа тестопригодности и моделей модификации цифровых структур, повышающих их управляемость и наблюдаемость, получены за счет: 1) увеличения времени тестирования цифровых проектов, в цикл которого добавлен режим сканирования внутренних линий цифрового устройства, обеспечивающий доступ тест-вектора к внутренним точкам схемы и транспортирование реакций компонентов к наблюдаемому выходу; 2) снижения функционального быстродействия схемы при введении дополнительных аппаратурных затрат, связанных с обеспечением управляемости и наблюдаемости; 3) введения аппаратной избыточности, связанной с использованием ТАР-контрол-лера и регистра граничного сканирования; 4) временных затрат, необходимых для анализа тестопригодности и выбора критических точек, предназначенных для граничного сканирования.

ABSTRACT

Guz Olesya. Structure-functional testability analysis at design of digital system-on-chip. - Manuscript.- Thesis for a candidate degree of technical sciences on speciality 05.13.05- Computer systems and components.- Kharkov National University of Radio Electronics, Kharkov, 2007.

Key words: simulation, verification, system-on-chip, testability, boundary scan.

Thesis goal - development of models and methods of the structural-functional testability analysis of design digital system-on-a-chip, which enable to reduce the verification time and to decrease the diagnostic information volume at simultaneous improvement of the test quality and fault diagnostic depth.

Main results: new structure-functional SoC testability analysis method (TADATPG), new functional strongly connected three-component TFY-model of SoC testing, new non iterative model of SoC diagnostic, improved model of test point choice process, improved P-algorithm of cubic covering synthesis. Practical importance of gained results consists of software implementation the models and method of testability analysis and choice of SoC critical scan point for test synthesis, fault simulation and diagnostic; implementation of testability analysis and SoC modification software to the system SIGETEST, valid testing of the method, models and software by means of their compare with foreign analogs using test libraries of the leading firms, as well as their integration to modern design routes on basis of boundary scan standards IEEE (11.49, 1500).

1. ЗАГАЛЬНА ХАРАКТЕРИСТИКА РОБОТИ

Універсальний комп'ютер IBM PC використовує в процесі експлуатації не більше 5 -10 % загальної функціональності, тому користувач може переплачувати до 90 % вартості комп'ютера. Альтернативою універсальності є спеціалізована система на кристалі, що вже має на ринку електронних технологій рівень продаж до 20%. Вершиною об'єднання технологій та функціональностей, пов'язаних з радіочастотним прийманням-передаванням і комп'ютерними компонентами, є UltraMobile PC, що забезпечує практично кожному жителю планети безпроводо-вий зв'язок, комп'ютерні функції, радіолокацію та навігацію в будь-якій точці земної кулі. В основу Ultra Mobile PC положено реалізацію цифрової системи на кристалі, що містить такі компонента: процесор, пам'ять, цифрові та аналогові порти введення-виведення, приймач-передавач для організації безпроводового зв'язку по технологіям (Bluetooth, Wi-Fi, Wi-Max), спеціалізований процесор для забезпечення працездатності. Природно, що система на кристалі, складність якої постійно зростає і наближається до рівня 100 млн. еквівалентних вентилів, за вимогами ринку повинна бути надійною, мініатюрною, з низьким енергоспожи-ванням, високопродуктивною, легко діагностованою, з самовідновленням працез-датності. Зазначені властивості визначають відносно новий технологічний маршрут проектування, що більш підходить під визначення стандарту - Design for Manufacturability. Він орієнтований на забезпечення якісної розробки цифрового виробу у відведений термін (12 місяців) в цілях отримання більшого прибутку шляхом максимізації виходу годної продукції (Yield). Найбільш важливою складо-вою зазначеної технологи проектування є Design for Testability, орієнтоване на аналіз та покращення тестопридатності цифрового проекту на основі застосування стандартів граничного сканування ШЕЕ 11.49,1500 в щляхмінімізаціїчасутестуван-ня та верифікації на стадії розробки, а також забезпечення надійності функціонування цифрового виробу в процесі експлуатації.

Сутність дисертаційної роботи полягає у розробці моделей та методу аналізу тестопридатності SoC, які спільно з технологіями та засобами граничного сканування забезпечують суттєве (20%) зменшення часових витрат, пов'язаних з верифікацією проектованого виробу, яка включає процедури генерації тестів, моделювання несправностей, діагностування дефектів в рамках виконання стандарту проектування Design for Manufacturability.

Суттєвий внесок у розвиток напряму технічної діагностики обчислювальних систем, пов'язаного з аналізом тестопридатності та засобів аналізу несправностей, внесли вчені: Р.Й.Убар, С Е. Stroud, A.Ivanov, P.Prinetto, M.Karavay, M.Renovell, S. Shoukourian, J.Roth, M.Breuer, M. Abramovici, Y.Zorian, J.Abraham, H.Fujiwara, I.Pomeranz, X.Wang, А. Д.Закревський, А.И.Петренко, А.М.Романкевич, Д.В.Спе-ранський, П.П.Пархоменко, Ю.В.Малышенко, В.С.Харченко, Л.В. Дербунович, В.Н.Ярмолік, В. А.Твердохлєбов, W. Kuzmicz, RBazylevych.

Зв'язок з науковими програмами, планами, темами. Розробка основних положень роботи виконувалася відповідно до планів НДР Харківського національного університету радіоелектроніки, проектів та договорів: 1) Договір про довгострокове науково-технічне співробітництво в галузі автоматизованого проектування з фірмою Aldec Inc. (US A), № 02 від 19.11.2001 "Розробка програмних і апаратних засобів верифікації систем на кристалі, реалізованих на основі програмувальних логічних інтегральних схем"; 2) Договір про науково-технічне співробітництво в галузі створення систем автоматизованого тестування з Талліннським технічним університетом № 01 від 07.04.2004; 3) Договір про науково-технічне співробітництво з фірмою «Лаборатория Касперского», Москва, Росія, № 01 від 14.04.2005; 4) Грантовий дослідницький проект «SIGETEST - моделювання та синтез тестів для складних цифрових систем», ініційований компанією Intel, 2003; Госпдоговір із ЗАТ «Северодонецьке НВО Імпульс» «Розробка технології автоматизованого проектування відмовостійких програмно-технічних комплексів»; Держбюджетна НДР "Дослідження і розробка методів, структурних і архітектурних принципів апаратних і програмних засобів швидких цифрових перетворень зображень", розділ "Система тестування цифрових засобів, що проектуються" (№ ГР 0104U004074); 7) Держбюджетна НДР "Розробка математичних методів, алго-ритмів та інструментальних засобів надшвидких перетворень зображень", розділ "Розробка основ нових інформаційних технологій в автоматизованому проектуванні, діагностиці засобів обчислювальної техніки" (№ ГР 010Ш001948). При виконанні зазначених вище договорів автор брала участь у якості консультанта в розробці системи моделювання несправностей для аналізу тестопридатності в цілях підвищення якості діагностичного забезпечення цифрових систем.

Мета дослідження - розробка моделей та методів структурно-функціональ-ного аналізу тестопридатності проектованих цифрових систем на кристалах, що дозволяють суттєво зменшити час верифікації та обсяг діагностичної інформації при одночасному покращенні якості тестів і глибини діагностування дефектів.

Для досягнення мети вирішуються задачі, пов'язані з розробкою:

структурно-функціонального методу аналізу тестопридатності цифрових систем на кристалах;

функціональної сильнозв'язної трикомпонентної "тест-дефекти-виходи"-моделі тестування цифрових систем на кристалах;

неітеративної моделі діагностування цифрових систем на кристалах з регістром граничного сканування в якості мультизонду;

моделі процесу вибору контрольних точок;

модифікованого П-методу синтезу кубічних покрить цифрових проектів;

програмних засобів реалізації методу оцінки тестопридатності та моделей процесу вибору критичних контрольних точок для наступної модифікації цифрових систем на кристалах.

Об'єкт дослідження - процес проектування цифрової системи, реалізованої в кристалах програмувальної логіки, представленої мовою опису апаратури VHDL.

Предмет дослідження - моделі та методи структурно-функціонального аналізу тестопридатності при проектуванні цифрової системи на кристалі, орієнтовані на суттєве зменшення часу time-to-market.

Методи дослідження представлено апаратами: булевої алгебри, теорії мно-жин, кубічного числення, мови опису апаратури - для завдання функцій примітивних елементів; теорії графів, технічної діагностики, логічного моделювання, мови опису апаратури - для опису аналізованих цифрових схем, мови програмування C++ - для розробки та програмної реалізації моделей та методів аналізу.

Наукова новизна одержаних результатів:

уперше запропоновано структурно-функціональний метод аналізу тес-топридатності цифрових систем на кристалах, що характеризується врахуван-ням топології схеми вентильного та регістрового рівнів та дозволяє виконувати оцінку якості проектів великої розмірності (до 1 000 000 еквівалентних вентилів) з підвищеною точністю;

уперше запропоновано нову функціональну сильнозв'язну трикомпонентну "тест-дефекти-виходи"-модель тестування цифрових систем на кристалах, що характеризується введенням додаткових ліній спостереження та можливістю мінімізації довжини тесту і кількості спостережуваних ліній та дозволяє по новому вирішити задачі генерування тестів і аналізу їх якості на основі граничного сканування критичних внутрішніх ліній;

уперше запропоновано неітеративну модель діагностування цифрових систем на кристалах на основі технології граничного сканування, що характеризується одноразовим виконанням процедури уточнення дефекту та можливістю одночасного спостереження всіх необхідних для діагнозу ліній і дозволяє суттєво підвищити глибину пошуку дефектів на перевіряльному тесті без збільшення кількості виходів схеми;

удосконалено модель процесу вибору контрольних точок схеми, що на відміну від існуючих поширена на вентильні та регістрові структури та дозволяє виконувати модифікацію комбінаційних і послідовносних, асинхронних і синхрон-них проектів великої розмірності в цілях підвищення їх тестопридатності в серед-ньому на 20%;

-удосконалено П-метод синтезу кубічних покрить цифрових проектів, що відрізняється від класичного введенням додаткового етапу обробки сильнопос-лідовносних схем і дозволяє підвищити тестопридатність цифрового проекту за рахунок точного структурно-функціонального аналізу керованості та спостере-жуваності ліній типових схем невеликої розмірності (ІР-cores) регістрового рівня, для їх наступного багаторазового використання в якості компонентів SoC.

Практичне значення одержаних результатів:

- отримані моделі та методи аналізу тестопридатності, вибору критичних контрольних точок сканування складних цифрових систем на кристалах в цілях синтезу тестів, моделювання несправностей та діагностування дефектів доведено до практичного застосування у вигляді програмних засобів;

- програмні засоби аналізу тестопридатності та наступної модифікації цифрових проектів імплементовано в систему синтезу тестів і моделювання несправностей SIGETEST, що забезпечує суттєве (на 20%) зменшення часу генерації перевіряльних послідовностей для комбінаційних і послідовносних схем, а також (10%) підвищення якості синтезованих тестів за рахунок сканування критичних внутрішніх ліній;

- здійснено валідне тестування методу, моделей та програмних засобів шляхом порівняння з існуючими світовими аналогами за допомогою тестових бібліотек провідних фірм, а також інтеграція в сучасні маршрути проектування SoC на основі стандартів граничного сканування IEEE (11.49,1500). Виконані експерименти ілюструють підвищення тестопридатності в заданих межах.

Переваги запропонованого методу аналізу тестопридатності та моделей модифікації цифрових структур, що підвищують їх керованість та спостережуваність, отримано за рахунок: 1) збільшення часу тестування цифрових проектів, в цикл якого добавлено режим сканування внутрішніх ліній цифрового пристрою, що забезпечує доступ тест-вектора до внутрішніх точок схеми і транспортування реакцій компонентів до виходу, що спостерігається; 2) зниження функціональної швидкодії схеми при введенні додаткових апаратурних витрат, пов'язаних з забезпеченням її керованості та спостережуваності; 3) введення апаратної надлишковості, пов'язаної з використанням ТАР-контролера та регістра граничного сканування; 4) часових витрат, необхідних для аналізу тестопридатності та вибору критичних точок, призначених для граничного сканування.

Обґрунтованість та достовірність наукових положень підтверджується коректністю нового структурно-функціонального методу аналізу тестопридатності цифрових систем на кристалах і удосконаленої моделі процесу вибору контрольних точок, а також впровадженням програмних засобів аналізу тестопридатності складних цифрових систем на кристалах, їх інтеграцією в сучасні маршрути проектування SoC на основі стандартів граничного сканування IEEE, валідним тестуванням методу, моделей і програмних засобів шляхом порівняння з існуючими світовими аналогами за допомогою тестових бібліотек провідних фірм - лідерів в області проектування SoC.

Результати дисертації у вигляді програмних додатків використовуються у: 3AT "СНВО " Імпульс", Северодонецьк (довідка про впровадження від 19 січня 2007 p.), а також у навчальному процесі Донецького інституту автомобільного транспорту (довідка про впровадження від 30 жовтня 2007 р.) та Харківського національ-ного університету радіоелектроніки на кафедрі автоматизованого проектування обчислювальної техніки (акт про впровадження від 15 вересня 2007р.).

Особистий вклад. Всі основні результати отримано пошукувачем особисто. У роботах, виконаних у співавторстві, автору належать: [1]- модель цифрового пристрою для модифікації схем на основі аналізу тестопридатності; [2]- внутрішня модель цифрової схеми для її модифікації на основі технологи граничного сканування; [5]- модель процесу діагностування цифрової схеми на кристалі; [3]- алгоритмічний метод аналізу тестопридатності, що дозволяє здійснювати оцінку шляхом топологічного аналізу схеми вентильного рівня; [4]- модель процесу підвищення якості тесту на основі введення додаткових контрольних точок і апаратурної надлишковості; [6]- новий метод і моделі, орієнтовані на структурно-функціональний аналіз тестопридатності цифрових систем на кристалі; [7]- модель прискорення дедуктивного методу моделювання несправностей на основі технологи граничного сканування; [8]- внутрішня модель цифрової схеми для її тестування та верифікації; [9]- прискорення технології моделювання несправностей на основі використання внутрішньої моделі SoC з регістром Boundary Scan; [10]- внутрішня модель опису цифрової системи для тестування та верифікації функціональності SoC; [11]- структурно-функціональний метод аналізу тестопридатності цифрових систем на кристалах; [12]- модель підвищення якості тестів перевірки та діагностування несправностей без збільшення кількості виходів, що спостерігаються на основі застосування стандартів IEЕЕ; [ 13 ] - модель автоматичної генерації VHDL коду на основі специфікації, записаної в Simulink; [14]- модель перетворення VHDL коду у внутрішні структури даних; [15]- модель перетворення специфікації в системи булевих рівнянь для виконання емуляції; [16]- модель процесу тестування цифрових систем на рівні кристалу; [17]- метод аналізу покриття несправностей системи на кристалі на основі стандарту тестопридатного проектування інтегральних схем IEЕЕ 1500 SECT; [18]- структурно-функціональний метод аналізу тестопридатності систем на кристалах; [19]- модель цифрової системи для визначення тестопридатності; [20]- метод TADATPG структурно-функціонального аналізу тестопридатності цифрових систем; [21]- метод аналізу тестопридатності цифрових систем, що базується на топологічному аналізі складних комбінаційних та послідовносних асинхронних схем.

Апробація результатів дисертації. Здійснювалась на конференціях різного рівня, що мають безпосереднє відношення до теми дисертаційної роботи: 1) International Conference «Modern Problems of Radio Engineering, Telecommunications and ComputerScience», Lviv-Slavsko, Febmary 24-28, 2004; 2) 2-nd International Conference «East-West Design and Test Workshop», Ukraine, Alushta, 2004; 3)П'ята міжнародна науково-практична конференція «Современные информационные и электронные технологи», Одеса, 17-21 травня 2004; 4) Work in Progress Session, Rennes, Sept. 2004; 5) 8-th International Conference «The Experience of Designing and Application of CAD System in Microelectroncs», Lviv, Polyana, Ukraine, 2005; 6) 9-й міжнародний молодіжний форум «Радиоэлектроника и молодежь в XXI веке», Харків, Україна, 2005; 7) 6-а міжнародна науково-практична конференція «Современные информационные и электронные технологии СИЭТ-2005», Україна, Одеса, 2005; 8) 1-а науково-практична конференція «Информационные технологии - в науку и образование», Харків, Україна, 2005; 9) Euromicro Conference on Digital System Design, Porto, Portugal, 2005; 10) 3-d International Conference «East-West Design and Test Workshop», Ukraine, Odessa, 2005; 11) 4th East-WestDesign and Test Workshop. Sochi, Russia, 2006; 12) International Conference TCSET' 2006, Lviv, 2006; 13) П'ята міжнародна наукова конференція «Глобальные информационные системы, проблемы и тенденции развития», Харків-Туапсе, 3-6 жовтня 2006; 14) 10-th Anniversary Conference «Electronics'2006», Kaunas, Lithuania, 2006; 15) International Conference «Mixed Design of Integrated Circuits and Systems» -MIXDES 2006, Gdynia, Poland.

Публікації. Результати наукових досліджень відображено у 21 друкованій праці. До них входять 6 статей, опублікованих у наукових виданнях, включених до Переліків ВАК України, а також 15 матеріалів наукових конференцій.

Структура й обсяг дисертації. Дисертаційна робота містить 149сторінок, 75 рисунків, 28 таблиць. її структура містить: вступ, 4 розділи, 22 підрозділів, висновки, список використаних джерел з 145 назви (на 13 с), 2 додатки(на 11с).

2. ОСНОВНИЙ ЗМІСТ РОБОТИ

Вступ містить обґрунтування актуальності проблеми, що розв'язується, формулювання мети, об'єкта та задач дослідження, сукупність наукових результатів, що виносяться на захист, відомості про їх апробацію та реалізацію.

Перший розділ присвячено розгляду питань, що стосуються методів і алгоритмів аналізу тестопридатності на вентильному рівні, аналізу тестопридатності на рівні регістрових передач, методів підвищення загальної тестопридатності на системному рівні, підходів та стандартів тестопридатного проектування. Визначено проблему мінімізації тесту:

Тут мова іде про вибір такого тесту, що має максимальні властивості покриття несправностей, коли кандидат у тести перевіряє всі дефекти - реакція цифрового виробу на тест за наявності та відсутності несправності дорівнює пустій множині або логічній 1,якщо операція перерізу замінюється на хоr:

Сформульовано функцію мети:

що визначаєгься як вибір мінімальної підмножини додаткових ліній з n варіантів Y = Yj, Y2,..., Yj,..., Yn }, при якій виконуються дві умови: 1) якість тесту повинна бути не нижче мінімально допустимої оцінки ; 2) глибина діагностування повинна мати роздільність, що визначається нижньою оцінкою потужності нероз-різненних на тесті дефектів, заданої в специфікації.

У другому розділі запропоновано функціональну сильнозв'язну трикомпонентну "тест-дефекти-виходи" -модель тестування цифрових систем на кристалах (SoC), неітеративну модель діагностування SoC на основі технології граничного сканування. Для зменшення витрат, пов'язаних з верифікацією функціонально- та структурно-складних схем, використовується стандарт IEEE 1149.1 Boundary Scan, призначений для зменшення часу синтезу тестів, моделювання несправностей та діагностування фізичних дефектів на стадіях виробництва та експлуатації цифрових виробів. Вирішено задачі мінімального збільшення кількості спостережуваних ліній, що забезпечує підвищення якості фіксованого тесту до 100%; мінімізації фіксованого тесту, що має 100% якість, шляхом збільшення кількості спостережуваних ліній та вирішення задачі покриття; визначення мінімальної кількості додаткових спостережуваних ліній цифрового пристрою на основі методу CAMELOT. Формалізовано процес тестування цифрового пристрою. У загальному випадку формалізація проблеми може бути представлена у вигляді функціоналу: f = <T,F,Y>, де Т = (Tj, Т2, ,Т ) - тест потужності n; F - дефекти, що перевіряються, з граничною потужністю 2k; Y = {у, Z} - виходи (у) схеми, доповнені внутрішніми лініями Z, що спостерігаються (скануються). На основі введеного функціоналу формалізовано вирішення шести практично значущих задач: 1) F = f(T, Y = const); 2) F = f(T = const, Y); 3) T = f(F = const, Y); 4) Y = f(T,F = const); 5) T = f(F, Y = const); 6) Y = f(T = const, F). Перші дві задачі орієнтовані на досягнення потрібної якості тесту (наприклад, 100%) в режимі доповнення векторів або ліній спостереження; інші чотири - на мінімізацію параметрів довжини тесту та кількості ліній, що спостерігаються, при збереженні досягнутої якості. У цьому випадку доцільно говорити про дві фази стратегії синтезу тесту (рис. 1): 1) режим доповнення (розширення) тесту та ліній спостереження для цифрових систем; 2) режим мінімізації тесту та ліній спостереження. Після моделювання несправностей, що перевіряються згенерованим тестом, оцінюється якість покриття дефектів. Якщо FC не дорівнює 100%, то працює фаза 1, яка передбачає два способи підвищення FC цифрових проектів: 1) псевдовипадково або за методом CAMELOT визначаються додаткові лінії спостереження або виходи; 2) здійснюється генерування додаткових тестових послідовностей. Якщо РС дорівнює 100%, виконується фаза 2, що містить такі альтернативи: 1) мінімізація тесту перевірки дефектів (діагностування) шляхом вирішення задачі покриття; 2) мінімізація кількості виходів цифрового пристрою, що спостерігаються, достатньої для перевірки їх поодиноких несправностей, які формують якість тесту.

Для формалізації процесу пошуку додаткових ліній спостереження в цілях підвищення якості вже згенерованого тесту до наперед заданої величини вводиться модель, що залежить від таких параметрів: Z=f(S,T, С, О, Т*), де S - структура схеми; Т-тест; С- керованість ліній; О- їх спостережуваність; Т* - тестованість. Загальна кількість спостережуваних виходів (апріорних і додаткових) визначається такою множиною: Y = {Z,R,у}, тут Z-кількість додаткових ліній в схемі, що підлягають визначенню за методом CAMELOT; R - множина збіганих розгалужень, які не перевіряються базовим тестом; у - апріорні виходи схеми. В загальному випадку додаткові вихідні лінії визначаються шляхом обчислення спостережуваності О(Хi) всіх змінних схеми. Після цього необхідно вибрати сукупність таких ліній Хi, які задовольняють наперед заданому пороговому значенyю спостережуваності О(Хi) або тестованості.

Розглянуто приклад (рис. 2) побудови тесту перевірки поодиноких несправностей з використанням структурного аналізу тестопридатності для визначення додаткових виходів, які перетворюють базовий неповний тест у повний, що має 100% якість. Зміну значень тестопридатності при віддаленні лінії від зовнішніх входів і виходів представлено на діаграмах (рис.З), за якими можна візуально визначити додаткові виходи схеми в цілях підвищення якості базового тесту. Y= {b,c} є множиною додаткових спостережуваних ліній, що перетворюють тест у повний. Під тестом розуміють сукупність вхідних стимулів і реакцій пристрою, призначених для визначення технічного стану з заданою глибиною діагностування:

де - класифікація тесту на перевіряльник (що розрізняє два технічних стани) та діагностувальний, що розрізняє (n+1) технічний стан, де кожний з перерахованих елементів у свою чергу може складатися з множини нерозрізненних на даному тесті дефектів. Потужність множини визначає діагностичні властивості тесту, чим менше k, тим більше довжина двійкових послідовностей.

У загальному випадку тривимірна функціональна залежність, що визначає відношення між кількістю виходів, довжиною тесту та кількістю двійкових розрядів для діагностування технічних станів або дефектів цифрового пристрою, має форму сідлоподібної гіперболічної поверхні, представленої на рис. 4. Формула для оцінки тестової якості цифрового проекту має вигляд: ,де перший співмножник являє собою оцінку якості покриття всіх наперед заданих дефектів; Fc- дефекти, що перевіряються і розрізняються; F - повна множина дефектів відповідно.

Для оцінки якості пари <тест-проект> тестових послідовностей, що перевіряють наперед задані несправності, суттєвим є факт виявлення несправності Fi хоча б на одному вхідному наборі тесту відносно хоча б одного виходу, що спостерігається. Повна множина заданих дефектів S розбивається на підмножини еквівалентних несправностей, потужністю n, кожна з яких (Fj) нерозрізненна всередині власної підмножини:

Властивість нерозрізненості дефекту всередині підмножини еквівалентних несправностей дозволяє значно зменшити параметри функції , оскільки потужність множини S багаторазово знижується на величину .

Вирішено задачу створення моделей підвищення якості тестів перевірки та діагностування несправностей без збільшення кількості виходів, що спостерігаються, на основі застосування стандартів IEEE 1149.1-2001 Standard Test Access Port and Boundary-Scan Architecture та IEEE 1500 Standard for Embedded Core Test, орієнтованих на сканування даних від внутрішніх ліній цифрової системи. Інтерфейс для boundary scan технології тестування представлено на рис.5. Запропоновано модифіковану автоматну модель діагностування SoC:

Тут фігурують в якості множини вхідних станів тестові впливи Т з додатковим стимулом Тb, що формується boundary scan коміркою; множина вихідних станів R додатковим boundary scan виходом Rb; множина станів автомату, що інтерпретується як сукупність наперед заданих дефектів F плюс справний стан цифрового пристрою F0; функція переходів f, яка ідентифікує технічний стан цифрового пристрою в залежності від результатів елементарної перевірки на попередньому кроці процедури діагностування; функція виходів g, що інформує цифрову систему і/або користувача про стан процесу діагностування в цілях прийняття рішення про продовження тестового експерименту шляхом виконання процедури об'єднання перерізів або про його завершення у випадку досягнення заданої глибини діагностування. Структуру, що відповідає автоматній моделі діагностування, зображено на рис. 6. Особливість даної моделі діагностування полягає в однократності виконання процедури уточнення дефекту за рахунок ВS-регістра, що забезпечує одночасне спостереження станів всіх необхідних для діагнозу ліній, які вибираються шляхом застосування тестопридатного аналізу. Вхідна інформація для діагностування цифрового пристрою - результат моделювання дефектів на перевіряльному тесті, оформлений у багатозначну таблицю несправностей де (k, m, Dij) - довжина тесту, кількість дефектів, координата таблиці, визначена у чотиризначному алфавіті, коли (0,1, X, 0) - означають перевірку константних значень 0,1,{Х=0,1}, 0 - відсутність перевірки несправності на лінії у. В процесі діагностичного експерименту формується узагальнена реакція схеми на тест у вигляді вектора, довжиною k: V = (V1,V2,...,Vi,...,Vk), де Vj =1 - якщо реакція вихідних ліній пристрою на тест-вектор Т відрізняється від справної поведінки, Vj = 0 - у протилежному випадку.

Після підготовки даних діагностичного експерименту над об'єктом тестування виконується процедура об'єднання перерізів, орієнтована на пошук поодиноких Ds або кратних Dm дефектів, представлена у вигляді двох виразів:

де в результаті виконання однієї з зазначених процедур може вийти деяка підмножина нерозрізненних на тесті несправностей D = {D1,D2,...,Dr,...,Dq}. B цілях зменшення такої сім'ї дефектів - підвищення глибини діагностування - далі використовується мультизонд, а точніше bounary scan регістр, що дозволяє зняти додаткову інформацію у тих критичних точках контролю, які дають можливість максимально зменшити потужність множини D.

У третьему розділі запропоновано структурно-функціональний метод TADATPG аналізу тестопридатності SoC, модель процесу вибору контрольних точок і удосконалений П-алгоритм синтезу кубічних покрить цифрових проектів. Аналіз тестопридатності цифрових схем за допомогою алгоритмічного методу ТADATPG дозволяє здійснювати оцінку шляхом топологічного аналізу схеми вентильного рівня. Метод складається з трьох етапів: обчислення показників керованості, спостережуваності та тестопридатності. У загальному випадку керованість входів елементів не дорівнює 100%, тому керованість виходів повинна враховувати здатність до передавання як логічних значень через елемент, так і значень керованості на його входах: де KCY - коефіцієнт передачі керованості, що визначається логічною функцією елемента (KCY1 - для одиничного значення на виході елемента, KCY0 - для нульового значення на виході елемента). Коефіцієнт передачі керованості визначаєгься за формулами:

Тут n - кількість входів елемента; z° - набори вхідних значень (Xj, Х2,..., Xn), на яких функція виходу елемента Y дає логічний "0"; m- кількість наборів z°; i j,..., k і дорівнюють 0, якщо X1, X2,..., Хn на наборі z° набувають нульові значення, і дорівнюють 1, якщо X1, X2,..., Хn на наборі z° набувають одиничні значення. Функція f1 визначається співвідношенням

Спостережуваність визначається співвідношенням OY(X-Primout)= OY(Y-Primout)g, де Primout -первинний вихід пристрою; X-Y - Primout - шлях активізації; g - середнє арифметичне значення керованостей входів, що забезпечують проходження активізації з входу X на вихід Y:

Якщо мають місце збігані розгалуження спостережуваність лінії розгалу-ження визначається як середнє арифметичне спостережуваностей цієї лінії на кожному з шляхів:

Проста міра тестопридатності вузла може бути отримана перемноженням значень його керованості та спостережуваності:

0 - тестопридатність (1 - тестопридатність) вузла Y; ТY(Y) - тестопридатність вузла Y. Загальний показник тестопридатності всієї схеми повинен являти собою міру середньої трудомісткості отримання тесту для вузла схеми, тому, ця міра може бути представлена як середнє арифметичне значення тестопридатностей всіх вузлів схеми:

тут ТУсхеми- тестопридатність всієї схеми; L - кількість вузлів схеми.

Модель процесу вибору контрольних точок схеми дозволяє визначити точки для модифікації комбінаційної схеми таким чином: вибираються n%(3%) ліній з мінімальними значеннями CY° (крім зовнішніх входів і виходів), при цьому до вибраних ліній додаються ще й ті, які мають значення показника, що дорівнює максимальному значенню для раніше вибраних ліній, якщо такі є. Звичайно ліній з однаковими значеннями показників відносно мало. Ті ж самі дії виконуються зі значеннями CY1 i OY. Отримані множини точок об'єднуються. Таким чином, вирішується задача покриття, що описується функціоналом:

Для отримання мінімальної підмножини запропоновано модифікацію методу вирішення задачі покриття. Наведено стратегію підвищення якості тесту. Модифікація комбінаційної схеми: на кожну лінію схеми ставиться комірка, що забезпечує 100% керованість вибраної лінії, при цьому вона повинна бути абсолютно прозорою для нормального режиму роботи схеми та досить просто тестованою. Для зменшення кількості додаткових входів і виходів комірки об'єднуються в зсувний регістр, аналогічний шляху сканування в структурних методах тестопридатного проектування. Комірка регістра граничного сканування (ШЕЕ 1149.1 Boundary Scan Standard) задовольняє зазначеним вимогам, за винятком її розміру. Для зменшення апаратурних витрат та забезпечення адекватної перевірки комірки запропоновано використовувати її модифікацію, що складається з двоступеневого синхронного D - тригера та мультиплексора.

Сутність модифікованого П- методу полягає в тому, що в якості примітивних елементів виступають ступені тригерної структури та елементи вентильної логіки. На першому етапі необхідно побудувати кубічне покриття (КП) для всіх ступенів тригерної структури. Другий етап - суперпозиція - отримання загального КП на базі відомих КП ступенів з застосуванням П-методу. Комбінаційні підсхеми, які не можуть бути віднесені до тригерів, розглядаються окремо. Для них в роботі наведено покриття функцій, що реалізуються всіма типами логічних елементів(примітивів). Основні пункти П-методу для послідовносних схем розглянуто на прикладі триступеневого тригера Flip-Flop (C_high,D): розбиття тригерної структури на незалежні підсхеми (декомпозиція); ранжування та нумерація примітивних автоматів (ПА) та ліній; побудова кубічних покрить для кожного ступеня тригерної структури; заповнення вихідної таблиці покриттями ПА; побудова другої таблиці, де вихідний вектор рішень ЕО, що дорівнює X на всіх координатах, перерізається з кожним кубом t покриття ПА, що має тільки зовнішні виходи; виконання операторів мінімізації та поглинання на множині отриманих векторів після обробки чергового примітиву, що дає суттєве зменшення кількості проміжних рішень; після цього із векторів рішення видаляються стовпці, що відповідають внутрішнім змінним; до рядків покриття Е на множині змінних, що залишилася, застосовується оператор мінімізації та поглинання. Вхідні змінні, визначені на всіх кубах символами X, також виключаються з вислідного покриття, як несуттєві. Отримана сукупність векторів на множині вхідних та вихідних суттєвих змінних є шукане кубічне покриття тригерної структури, яке у загальному випадку є не мінімальним, але тупиковим рішенням.

У четвертому розділі представлено практичну реалізацію моделей та методів аналізу тестопридатності, вибору критичних контрольних точок сканування складних цифрових SoC, моделювання несправностей та діагностування дефектів. Програмна реалізація методу аналізу пристрою складається з таких частин (етапів): 1) транслятор переводить схему вентильного рівня, описану мовою опису апаратури VHDL або в форматі BNF, у внутрішню модель; 2) далі за допомогою аналізатора методики тестування визначається тип тесту, що використовується для внутрішньої моделі. На рис. 7 показано, наскільки введення додаткових точок контролю дозволяє зменшити кількість тестових послідовностей. Значення керованості (спостережуваності) зменшуються по мірі просування по схемі від входів (виходів) до виходів (входів). Тестопридатність є мультиплікативною функцією від керованості та спостережуваності, що видно на рис. 8. Статистика аналізу комбінаційних і послідовносних структур показує, що використання запропонованих методів аналізу тестопридатності дозволяє суттєво (20-30%) зменшити час тестування цифрових пристроїв.

У додатках наведено лістинги програм реалізації методу аналізу тестопридатності ТADATPG та документи, що підтверджують впровадження результатів дисертації.

ВИСНОВКИ

В результаті виконаних досліджень було вирішено науково-практичну задачу суттєвого зменшення часу верифікації проектованих цифрових систем на кристалах за рахунок їх схемної модифікації на основі структурно-функціонального аналізу тестопридатності та технології граничного сканування, що дозволяють зменшити обсяг діагностичної інформації при одночасному покращенні якості тестів та глибини діагностування дефектів.

Отримано такі наукові результати:

Запропоновано новий структурно-функціональний метод аналізу тестопридатності цифрових систем на кристалах (TADATPG), що характеризується розширеною функціональністю та дозволяє виконувати оцінку якості проектів великої розмірності (до 1 000 000 еквівалентних вентилів) шляхом топологічного аналізу схеми вентильного рівня.

Запропоновано нову функціональну сильнозв'язну трикомпонентну "тест-дефекти-виходи"-модель тестування цифрових систем на кристалах, що дозволяє визначити нові шляхи вирішення найбільш актуальних взаємо-пов'язаних задач технічної діагностики (класична задача синтезу тесту, підви-щення якості тесту до потрібної величини, зменшення довжини тесту, зменшення кількості спостережуваних ліній).

Запропоновано нову неітеративну модель діагностування цифрових систем на кристалах, в якій в якості мультизонду використовується регістр граничного сканування, що дозволяє суттєво підвищити глибину пошуку де-фектів на перевіряльному тесті без збільшення кількості виходів схеми.

Розроблено модель процесу вибору контрольних точок, орієнтовану на аналіз вентильних і регістрових структур, що дозволяє модифікувати комбінаційні та послідовнісні, асинхронні та синхронні проекти великої розмірності в цілях підвищення їх тестопридатності у середньому на 20%.

Удосконалено П-метод синтезу кубічних покрить в цілях забезпечення можливості обробки сильнопослідовносних схем, що характеризуються часовою залежністю. Запропонований метод дозволяє підвищити тестопридатність цифрових проектів на основі точного структурно-функціонального аналізу керованості та спостережуваності ліній типових схем невеликої розмірності (IP-cores) регістрового рівня, для їх наступного багаторазового використання в якості компонентів SoC.

Реалізовано у вигляді програмних засобів запропоновані моделі та методи аналізу тестопридатності, вибору критичних контрольних точок сканування складних цифрових систем на кристалах, моделювання несправностей та діагностування дефектів.

Здійснено імплементацію розроблених програмних засобів аналізу тес-топридатності та наступної модифікації цифрових проектів в систему синтезу тестів і моделювання несправностей SIGETEST, що дозволяє суттєво (на 20%) зменшити час генерації перевіряльних послідовностей для комбінаційних і послідовносних схем, а також підвищити (у середньому на 10%) якість синтезованих тестів за рахунок сканування критичних внутрішніх ліній.

Підтверджено підвищення тестопридатності в заданих межах шляхом валідного тестування методу, моделей та програмних засобів, їх порівняння з існуючими світовими аналогами за допомогою відкритих тестових бібліотек провідних фірм та інтеграції у сучасні маршрути проектування SoC на основі стандартів граничного сканування IEEE (11.49,1500).

СПИСОК ОПУБЛІКОВАНИХ РОБІТ ЗА ТЕМОЮ ДИСЕРТАЦІЇ

1. Hahanov V., Yegorov A., Melnikova О., Obrizan V., Катепика Е., Krapchunova О., Guz О. Advanced software tools for fault simulation and test generation // Радиоэлектроника и информатика.- 2003.- №3.- С. 77-81.

2. Хаханов В.И., Егоров А.А., Хаханова И.В., Гузъ О.A. Co-design технология проектирования SOC на основе Active-HDL 6.2 // Радиоэлектроника и информатика- Харьков- 2004.-№2.-С. 76-80.

3. Кулак Э.Н., Каминская МА., Ваде Гриби, Хасан Ктейман, Гузъ О А. Модификация цифровых схем с использованием метода анализа тестопригодности ТADATPG // Радиоэлектроника и информатика.-2005.-№4.-С. 60-68.

4. Kulak Е. N., Kaminska M.A., Guz О.А., Parfentiy О. N. Testability Analysis Approach TADATPG for Deterministic Test Generation // Electronics and electrical engineering.-Kaunas, Lithuania.-Nr. 2(66).-2006.-P.5-10.

5. Гузъ О.А., Каменюка Е.А., Парфентий А.Н., Побеженко И.А. Технология проектирования и верификации систем на кристаллах // АСУ и приборы автоматики: Всеукр. межвед научно-техн. сборник.- Харьков.- 2004 .-№129.- С. 102-111.

6. Гузь О.А. Методы анализа тестопригодности и их применение на различных уровнях представления цифровых устройств // АСУ и приборы автоматики: Всеукр. межвед. научно-техн. сборник.- Харьков.- 2006.-№136.-С. 26-35.

7. Hahanov Vladimir, Melnikova Olga, Zaychenko Sergey, Guz Olesya. Topological Fault Simulation Method // Proceedings of the International Conference "Modern Problems of Radio Engineering, Telecommunications and Computer Science".- Lviv-Slavsko.-February 24-28,2004 .-P. 602-605.

8. Hyduke S., Yegorov A.A., Guz O. A., Hahanova I.V. Co-design Technology of SOC Based on Active-HDL 6.2 // Proceedings of the 2nd East-West Design and Test Workshop 2004.- Alushta.- September23-26,2004.-P. 269-272.

9. Мельникова О.В., Парфентий А.Н., Гузь О.А., Побеженко И.А. Sigetest-программный комплекс генерации тестов для цифровых устройств // Труды пятой международной научно-практической конференции "Современные информационные и электронные технологии".-Одесса.-17-21 мая2004.-С. 136.

10. Yegorov O., Obrizan V, Shahzad M.K., Guz O. FPGA SoC Hardware/Software Co-Simulation// Proceedings of the Work in Progress Session-Rennes.-Sept. 2004. -P. 11.

11. Kaminska M.A., Kulak E.N., Parfentiy A.N., Guz OA. Analysis of the testability of the high complexity digital devices // Proceedings of the 8-th International Conference CADSM2005 .-February 23-26.-Lviv-Polyana.-Ukraine.-2005.-P. 331-333.

12. Каминская М.А., Егоров А.А., Побеженко И.А., Гузь О.А. Повышение тестопригодности устройства путем использования граничного сканирования // Материалы научно-практической конференции "Информационные технологии - в науку и образование".-Харьков.-2005.-С. 46-47.

13. Мельникова О. В., Гузь О А., Побеженко И А. IP Core генератор для апаратного вычисления тригонометрических функций // Материалы 9-го международного молодежного форума "Радиоэлектроника и молодежь в 21 веке".- Харьков.-ХНУРЭ.-2005.-С.540.

14. Хаханов В.И, Обрізан В.И., Мельникова О.В., Гузъ О.А. Аппаратная эмуляция систем булевых уравнений // Материалы 6 -й международной научно- практической конференции «Современные информационные и электронные технологии».-Одесса.- Украина.- 2005.-С.203.

15. Нуduke Stanley, Hahanov Vladimir, Obrizan Volodymyr, Guz Olesya. PRUS-Processor Network for Digital Circuit Implementation // Proceedings of the 8th Euromicro Conference on Digital System Design.-Porto, Portugal.-2005.-30 August - 3 September-P. 239-242.

16. Hahanova I., Obrizan V., Ghribi W., Yeliseev V, Ktiaman H., Guz O. Hierarchical Hybrid Approach to Complex Digital Systems Testing // Proceedings of the 3rd East-West Design and Test Workshop.- Odessa, Ukraine. -2005.- September 15-19.- P. 254-256.

17. Kulak Elvira, Kaminska Maryna, Guz Olesia, Parfentiy Alexander. Fault Coverage Improving for SoC Based on IEEE 1500 SECT Standard // Proc. of International Conference TCSET'2006.-Lviv.-2006.-P. 362-364.

18. Kaminska M., Hahanov V., Kulak E., Guz O. Hierarchical Analysis of Testability for SoC // Proceedings of the 4th East-West Design and Test Workshop.- Sochi, Russia.- 2006.-September 15-19.-P. 226-230.

19. Каминская М. Л., Гузъ О. A., Мостовая K. JI. Метод анализа тестопригодности для управляющих автоматов, представленных на системном уровне // Материалы пятой международной научной конференции „Глобальные информационные системы. Проблемы и тенденции развития".-Харьков-Туапсе.-2006.-С. 36-37.

20. Kulak E.N., Kaminska M.A., Guz O.A., Parfentiy O.N. Testability Analysis Approach TADATPG for Deterministic Test Generation // Proceedings of 10th Anniversary Conference „Electronics'2006".- Kaunas-Lithuania- 2006.-P. 253-259.

21. Kaminska M.O., Kulak E.N., Guz O.A., Yeliseev V.V. Probabilistic Testability Measure Before Pseudorandom Test Generation // Proceedings of the International Conference "Mixed Design of Integrated Circuits and Systems"- MIXDES 2006.-Gdynia, Poland.-June22-24.-2006.-P.591-594.