Методи автоматизованого проектування апаратних підсистем інтерфейсу вводу-виводу електронних обчислювальних машин

Размещено на http://www.allbest.ru/

ХАРКІВСЬКИЙ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ

РАДІОЕЛЕКТРОНІКИ

УДК 681. 586.37:004.5

МЕТОДИ АВТОМАТИЗОВАНОГО ПРОЕКТУВАННЯ АПАРАТНИХ ПІДСИСТЕМ ІНТЕРФЕЙСУ ВВОДУ-ВИВОДУ ЕЛЕКТРОННИХ ОБЧИСЛЮВАЛЬНИХ МАШИН

05.13.12 - системи автоматизації проектувальних робіт

АВТОРЕФЕРАТ

дисертації на здобуття наукового ступеня

кандидата технічних наук

Голян Віра Володимирівна

Харків 2006

Дисертацією є рукопис.

Робота виконана в Харківському національному університеті радіоелектроніки.

Науковий керівник - кандидат технічних наук, доцент

Какурін Микола Яковлевич,

Харківський національний університет

радіоелектроніки, професор кафедри автоматизації проектування обчислювальної техніки.

Офіційні опоненти: доктор технічних наук, професор

Краснобаєв Віктор Анатолійович,

Харківський національний технічний

університет сільського господарства

ім. П. Василенка, професор кафедри

автоматизації та комп'ютерних технологій;

кандидат технічних наук, доцент

Гнатюк Владислав Йосипович,

Херсонський національний технічний університет,

доцент кафедри інформаційних технологій.

Провідна установа - Національний технічний університет „ХПІ”

Міністерства освіти і науки України, м. Харків.

Захист відбудеться "_31_"___жовтня___ 2006 р. о __1530__ годині на засіданні спеціалізованої вченої ради Д 64.052.02 у Харківському національному університеті радіоелектроніки за адресою: 61166, Харків, просп. Леніна, 14.

З дисертацією можна ознайомитися у бібліотеці Харківського національного університету радіоелектроніки за адресою: 61166, Харків, просп. Леніна, 14.

Автореферат розісланий "_29_"___вересня___ 2006 р.

Вчений секретар

спеціалізованої вченої ради Безкоровайний В.В.

ЗАГАЛЬНА ХАРАКТЕРИСТИКА РОБОТИ

Актуальність теми. Для одержання більшого виграшу у швидкості перетворення при проектуванні інтерфейсу вводу-виводу САПР розробляються структури перетворювачів кодів (ПК), які дозволяють регулювати співвідношення між швидкодією та апаратурними витратами. Витрати на придбання інтерфейсу вводу-виводу на цей час дуже завеликі (інтерфейс USB ЛА-20USB з частотою дискретизації 50 кГц коштує 6800 російських крб.).

Системний етап проектування обчислювальної техніки є найскладнішим з точки зору автоматизації проектування у зв'язку з тим, що необхідно мати методи оцінки параметрів пристроїв та методи вибору оптимального рішення при тому, що є багато критеріїв якості. Розробка цих методів системного синтезу під час проектування дозволяє значно підвищити надійність пристроїв обчислювальної техніки та зменшити вартість виробництва.

Великий внесок у постановку та вирішення проблеми автоматизованого проектування електронної та обчислювальної техніки, а також технічної діагностики елементів та вузлів ЕОМ зробили Норенков І.П., Петренко А.І., Стешенко В.В., Семенець В.В., Хаханов В.І.

Різноманітність алгоритмів і методів перетворення кодів дозволяє зробити вибір із широкого спектру рішень оптимальної структури ПК для відповідних критеріїв якості. У сучасній обчислювальній техніці має місце стійка тенденція до зростання розрядності перетворювачів інформації, до розширення функціональних можливостей пристроїв та підвищення їх швидкодії. Відомі раніш структури перетворювачів кодів мають суттєвий недолік: надвеликі апаратні витрати. Перетворювач коду, який розробив кандидат технічних наук Ісхаков Д.О. у 1996 році, має ряд недоліків: одноблокову структуру, надвелике апаратурне забезпечення; низьку швидкодію, яка залежить від розрядності перетворюваного коду.

Відомо, що більш половини всіх ЕОМ працює в двійковій системі числення, але вихідні дані і результати розв'язання задач мають бути надані у формі зручній для сприйняття їх людиною.

На найбільш ранніх етапах розвитку обчислювальної техніки як елементна база використовувалися інтегральні схеми (ІС). Такі елементи займали велику площу на платі. Відсутність деяких ІС утруднювала процес проектування. Сучасні технології на базі надвеликих інтегральних схем (наприклад, FPGA, PLD) дозволяють реалізувати на одному кристалі цілу обчислювальну систему, що складається з сотен тисяч взаємодіючих компонентів.

Розвиток і впровадження субмікронних технологій у процес виробництва електронних пристроїв, широке використання програмувальних логічних інтегральних схем, можливість розміщення на одній платформі до 106 транзисторів, розширення кількості виводів, що перевищує 1000 на одну мікросхему, дозволяють перейти до створення систем на одному кристалі, що мають принципово нові архітектури і функціональні можливості та самоорганізацію, зокрема, ПК, але потребують використання для проектування відповідних методів.

Все це привернуло увагу до розробки нових методів аналізу та синтезу перетворювачів кодів за методом накопичення еквівалентів з К- значного коду у двійковий код, дослідженню яких присвячена робота.

Для мінімізації апаратурних витрат у дисертації використан декомпозиційний підхід, заснований на застосуванні багатоблокового формувача еквівалентів (ФЕ) перетворювача кодів. Подібний системний підхід раніше не застосовувався, а ПК реалізовувалися з одноблоковим ФЕ.

Зв'язок роботи з науковими програмами, планами, темами. Дослідження, результати які викладені в дисертації, проводилися відповідно до планів НДР, програм і договорів Харківського національного університету радіоелектроніки у рамках д/б теми №157-6 „Створення програмно-апаратних засобів в реалізації інформаційно-освітнього середовища в інтересах соціально-економічного розвитку України (ДР №0103U001571, наказ Міністерства освіти і науки України від 1.01.03), над якою автор працювала як виконавець (розроблено програмне забезпечення для проектування ПК).

Мета і задачі дослідження. Мета дисертаційної роботи полягає в розробці підсистем САПР перетворювачів кодів арифметичного типу, які функціонують за методом накопичення еквівалентів, для інтерфейсу вводу-виводу на основі дослідження всіх варіантів декомпозиції ПК на блоки та знаходження варіанту з мінімальними апаратурними витратами.

Сформульована мета досягається вирішенням таких задач:

- розробка та обгрунтування багатоблокової структурної організації перетворювачів кодів, що входять до складу мультиплексних та селекторних каналів ЕОМ і забезпечують, поряд з іншими блоками, виконання необхідних перетворень кодів під час їхньої передачі з периферійного пристрою в канал і в зворотному напрямку;

- розробка методу системного проектування перетворювача кодів за методом накопичення еквівалентів, який містить засоби аналізу та синтезу усіх можливих варіантів перетворювачів для заданих вхідних та вихідних параметрів;

- розробка метода оцінки швидкодії багатокрокових та багатоблокових перетворювачів кодів за методом накопичення еквівалентів за числом тактів їх перетворення;

- розробка програмних засобів для побудови таблиць законів функціонування ФЕ та розрахунок апаратурних витрат багатоблокових ПК цілих чисел за числом корпусів ІМС;

- створення відповідного программного забезпечення для аналізу апаратурних витрат багатоблокових структур ПК дробових чисел;

- удосконалення засобів автоматизованого проектування перетворювачів з використанням стандартизованої мови опису апаратури VHDL. Це дає можливість верифікації пристрою на всіх етапах проектування, що дозволяє знизити ймовірність виникнення помилок.

Об'єкт дослідження - процес автоматизованого проектування підсистем інтерфейсу вводу-виводу інформації в комп'ютерних системах.

Предметом дослідження є проектування багаторозрядних перетворювачів кодів з використанням декомпозиції ПК на блоки.

Методи дослідження засновані на головних положеннях теорії цифрових автоматів, методах теорії перемикальних функцій (булевої алгебри) та комбінаторики для аналізу швидкодії та апаратурних витрат:

1. Метод вибору оптимальних значень кроків перетворення багатокрокових ПК, який використовує основні положення комбінаторики і заснований для розрахунку числа тактів перетворення, тобто швидкодії.

2. Метод побудови таблиць законів функціонування ФЕ за заданими значеннями основи системи числення К на вході, числа розрядів вхідного коду n, кількості кроків перетворення (використовує основні положення комбінаторики), числа блоків розбиття для знаходження кількості корпусів ІС та їх номенклатури на базі запропонованих аналітичних моделей структур ПК з багатоблоковими ФЕ (використовує основні положення булевої алгебри).

3. Верифікація оптимальної структури ПК на кристалі FPGA для визначення справного стану ПК

Поставлені в дисертаційній роботі задачі вирішуються шляхом розробки і дослідження програмного забезпечення для проектування багатоблокових структур перетворювачів кодів, логіко-математичної моделі побудови перетворювачів кодів за допомогою мови програмування VHDL, що дозволяє описувати поводження цифрових схем а також проводити ієрархічний функціонально-структурний опис великих інтегральних систем і в той же час має всі ознаки мови програмування високого рівня.

Наукова новизна отриманих результатів:

- вперше розроблено:

- математичні моделі розбиття багаторозрядних ПК за методом накопичення еквівалентів на блоки;

- багатоблокову структуру ПК арифметичного типу за методом накопичення еквіваленту, відповідно до якої різні етапи циклу проектування виконуються відповідними підсистемами;

- методи автоматизованого проектування перетворювачів кодів за методом накопичення еквівалентів (метод розрахунку кількості тактів перетворення багатоблокових ПК та метод розрахунку корпусів ІМС на реалізацію формувачів еквівалентів кожного блоку) та їх програмне забезпечення;

- удосконалено двохкритеріальний метод системного проектування багатоблокового ПК, що враховує внутрішні апаратурні витрати на ФЕ та зовнішні витрати на комбінаційні суматори;

- набули подальшого розвитку методи проектування: моделювання, синтез, реалізація програмування мікросхем, що проходять у єдиному середовищі. Це дає можливість верифікації пристрою на всіх етапах проектування, що дозволяє знизити ймовірність виникнення помилок із застосуванням стандартизованої мови опису апаратури VHDL.

Практичне значення отриманих результатів визначається використанням багатоблокової структури ПК у пристроях інтерфейсу вводу-виводу, у розроблених засобах автоматизованого проектування ПК, які є складовою частиною мультиплексних та селекторних каналів ЕОМ та забезпечують поряд з іншими блоками необхідні перетворення кодів під час їхньої передачі з периферійного пристрою у канал і назад, для обміну у АСУ та АСУ ТП, у системах автоматизації експерименту та у базах даних.

Достовірність основних положень і теоретична оцінка підтверджені аналізом ряду конкретних структур перетворювачів кодів.

Особистий внесок здобувача полягає у розробці нових методів, алгоритмів і програм, що забезпечують вирішення поставлених задач. Усі основні результати отримані автором особисто. У роботах, опублікованих у співавторстві, здобувачеві належать: [2] - програмні засоби автоматизованого проектування багатоблокових ПК цілих чисел; [3] - програмні засоби побудови таблиць функціонування формувачів еквівалентів для багатоблокових ПК дробових чисел; [5] - VHDL- модель проектування перетворювачів кодів.

Апробація результатів дисертації. Наукові результати роботи доповідалися й обговорювалися на семінарах кафедр програмного забезпечення електронно-обчислювальних машин та автоматизації проектування обчислювальної техніки Харківського національного університету радіоелектроніки, доповідалися на наукових конференціях: 8-й Міжнародній конференції "Теорія і техніка передачі (м. Харків-Туапсе), прийому й обробки інформації", 2002 р.; 6-й Міжнародній науково-технічній конференції "Фізичні і комп'ютерні технології в народному господарстві" 10-11 жовтня 2002 р. ( м. Харків );

Публікації. Результати наукових досягнень відбиті в 5 працях, серед яких 3 статті в виданнях, що входять до переліків, затверджених ВАК України, а також 2 тез доповідей на конференціях.

Структура й обсяг роботи. Дисертація складається із вступу, чотирьох розділів, списку використаних джерел та трьох додатків. Повний обсяг дисертації становить 144 сторінок, з них дисертація без додатків - 133 сторінки, 39 рисунків на 43 сторінках, 35 таблиць на 27 сторінках, список використаних джерел із 114 найменувань на 11 сторінках а також 3 додатки на 10 сторінках.

код перетворювач еквівалент накопичення

ОСНОВНИЙ ЗМІСТ РОБОТИ

У вступі надано аналіз актуальності роботи і сформульовано мету досліджень, викладено наукову новизну і практичну цінність отриманих результатів.

У першому розділі розглянутий аналіз методів перетворення чисел і відповідних їм схем, а також інших перетворювачів кодів, що зустрічаються на практиці, надана їхня класифікація за способами побудови, за типами основних вузлів, що використовуються, і за методами перетворення. Перехід на швидкодіючі апаратурні засоби перетворення дозволить значно збільшити швидкодію обчислювальних пристроїв і є особливо актуальним для надшвидкодіючих ЕОМ п'ятого покоління, зокрема, для їхнього інтерфейсу вводу-виводу. Виконаний аналіз сучасних інформаційних технологій синтезу перетворювачів кодів.

У розглянутих схемах перетворювачів кодів можна виділити такі загальні недоліки:

- залежність швидкодії від розрядності коду, що перетворюється;

- неможливість регулювання співвідношення між швидкодією та апаратними витратами;

- складність поділу перетворювача на структурно незалежні блоки і, як наслідок цього, необхідність зміни всієї схеми при зміні основи вхідного або вихідного кодів.

Таким чином, ПК повинний бути побудований на основі універсального методу перетворення чисел з однієї позиційної системи числення в іншу і поєднувати високу швидкодію, незалежність часу перетворення від розрядності вхідного коду з можливістю єдиного підходу до його схемної реалізації при різних вимогах до співвідношення швидкодії та апаратурних витрат.

Обґрунтовано, що цим вимогам відповідають ПК за методом накопичення еквівалентів.

Другий розділ присвячений аналізу структурних рішень перетворювачів кодів та їх основних характеристик.

Запропоновані схемні реалізації одно-, дво- та трикрокового ПК за методом накопичення еквівалентів.

Узагальнену модель структурної організації багаторозрядного багатоблокового та однокрокового ПК цілих чисел отримано у вигляді

=, , (1)

де m - номер блоку, n - кількість розрядів ПК, P - кількість розрядів у блоці; M - кількість блоків у розбитті; С1 - стан i-го тригеру регістру станів, K - основа системи числення.

Для випадку рівномірної декомпозиції, наприклад, при M = 1 (одноблоковому розбитті) та кількості розрядів n = 8 маємо P = 8, тоді

, (2)

при M = 2 маємо (m =1,2), тоді

, (3)

. (4)

Верхній індекс k у - означає загальну кількість блоків в розбитті.

При підвищених вимогах до швидкодії варто вибрати для розробки і проектування двокроковий, трикроковий (рис. 1) або чотирикроковий ПК.

Він містить групу розрядних лічильників 1, генератор імпульсів (блок керування) 2, що містить прямі П, прямі затримані ПЗ1 і ПЗ2 виходи, першу групу тригерів 3 стану, другу групу тригерів 4 стану, третю групу тригерів 5 стану, комбінаційний двійковий суматор 6 і регістр результату 7, що утворюють в сукупності накопичуючий суматор 8, першу групу елементів І-НІ 9, другу і третю групи елементів І 10, І 11, групу дешифраторів нуля 12, першу групу дешифраторів перевищення 13, другу групу дешифраторів перевищення 14, групу шифраторів 15, першу групу елементів АБО-НІ 16, (n - 1) - групу елементів АБО 17, перший елемент АБО-НІ 18, другий елемент АБО-НІ 19, формувач еквівалента 20, що включає до свого складу перший 21, другий 22, третій 23 дешифратори і шифратор 24.

До складу ФЕ 20 входить також інвертор НІ 21, група елементів АБО 27. Перша група тригерів 3 фіксує ненульове значення лічильників відповідних розрядів. Друга група тригерів стану 4 фіксує значення лічильників відповідних розрядів, що перевищує задане число а, наприклад, 1. Третя група тригерів стану 5 фіксує значення лічильників відповідних розрядів, що перевищує задане число b, наприклад, 3.

Шифратори 5 реалізують функцію

(5)

де x - вхідний код; а - другий крок перетворення; b - третій крок перетворення.

Через те, що в конкретному випадку n = 3, K=12, діапазон зміни вхідного коду , . Код стану тригерів як першої групи 3, так і другої групи 4 а також третьої групи 5 має 22=4 значення від 00 до 11. У даному ПК двійково-К-ічного в двійковий код ФЕ20, виконаний у вигляді послідовного з'єднання першого 21, другого 22 і третього 23 дешифраторів, реалізує функцію

(6)

де С1, С2 - значення розрядів двійкового коду тригерів стану першої групи 3; Д1, Д2 - значення розрядів двійкового коду тригерів стану другої групи 4; Е1, Е2 - значення розрядів двійкового коду тригерів стану третьої групи 5.

Кожний із Сm (m = 1, 2) розрядів коду тригерів 3 першої групи станів розрядних лічильників відповідає наявності (1) або відсутності (0) інформації у відповідному старшому розряді перетвореного коду, а розряд Дm (m = 1, 2) тригерів 4 другої групи станів розрядних лічильників дорівнює 1, якщо відповідний розряд перетвореного коду має значення Хi = a (1 < a < b), у іншому випадку Дm = 0; розряд Еm (m = 1, 2) тригерів 5 третьої групи станів розрядних лічильників дорівнює 1, якщо відповідний розряд перетвореного коду має значення Хі = b (a < b  K - 1), у іншому випадку Еm = 0. Спочатку ФЕ20 перетворить двійковий код Е1, Е2 тригерів стану третьої групи, потім при Е1, Е2 = 0 і Д1, Д2 не рівних 0 - двійковий код Д1, Д2 тригерів стану другої групи 1, потім при Е1 = Е2 = Д1 = Д2 = 0 і С1, С2 нерівних 0 - двійковий код С1, С2 тригерів стану першої групи і при Е1 = Е2 = Д1 = Д2 = С1 = С2 = 0 виконує трансляцію двійково-К-ічного коду молодшого розряду в двійковий код еквівалента на виході.

Перетворення числа виконується за принципом послідовного використання кроків перетворення: спочатку третій крок перетворення b, потім другий крок a і нарешті крок 1. При надходженні імпульсів генератора 2 з виходу П інформація про стан розрядних лічильників заноситься в регістри станів, ФЕ видає код еквівалента, що відповідає станам регістрів 3, 4, 5, потім від станів розрядних лічильників віднімається значення поточного кроку (по задньому фронту 1 0-го імпульсу з виходу ПЗ1). І нарешті, по задньому фронту 1 0-го імпульсу з виходу ПЗ2 виконується додавання еквівалента в накопичуючий суматор 8. Описана послідовність дій повторюється циклічно до обнуління усіх старших розрядів лічильників.

Істотною особливістю ПК є їхня складність.

Запропоновані структури перетворювачів є універсальними для перетворення чисел між будь-якими позиційними системами числення. Вони дають можливість вибору кількості кроків перетворення їхнього послідовного або рівнобіжного застосування, дозволяють змінити співвідношення між апаратурними витратами і швидкодією проектованого пристрою.

Швидкодія, низькі апаратурні витрати, низька ціна є основними критеріями надійності структурних рішень ПК. При синтезі оптимального ПК треба брати до уваги два критерії - швидкодію T, яка відбита у кількості тактів перетворення, та апаратурні витрати S, відбиті у чисельності корпусів, критерій вартості можна відобразити через витрати S за умови, що використовуються однотипні елементи. Тоді оптимальним структурним рішенням ПК буде рішення x, при якому функція узагальненої корисності набуває мінімального значення

Ф = WT (T(x)) + WS (S(x)) =

= WT (T(x) - Tx) / (Tл - Tx) WS + (S(x) - Sx) / (Sл - Sx), (7)

де Tл, Tx, Sл, Sx - є найкращі та ненайкращі значення швидкодії і апаратурних витрат відповідно.

Запропонований двокритеріальний системний синтез також дозволяє вибрати оптимальні значення як швидкодії, так і апаратурних витрат, якщо проаналізувати апаратурні витрати на побудову ряду нестандартних вузлів ПК (кодового шифратора 12, дешифратора нуля 10 та дешифратора перевищення 11) у функції від значення а у двокроковому ПК, від значення а, b у трикроковому та а, b, с у чотирикроковому ПК.

Для оцінки значень кроків дво-, три-, чотирикрокового ПК треба мати такі формули:

N2др = K - 1; (8)

N2др = ]( K - 1) / a [ +a -1; (9)

N3др = ](K-1) / b [+] (b - 1) / a[ +a - 1; (10)

N4др = ]( K - 1) / c [+] (c - 1) / b [+] ( b - 1) / a[ +a - 1, (11)

де К - основа системи числення на вході; а, b, c другий, третій та четвертий кроки перетворення; верхній індекс Nдр - означає роботу з дробовими числами.

Отримані оцінки основних параметрів розроблених ПК дозволяють робити попередній вибір варіанту реалізації проектованого перетворювача. Швидкодія перетворювача істотно залежить від співвідношення між його основними параметрами (кількість та величина кроків) і основою вхідного коду. Обчислити їх вручну досить складно, тому задача обчислення характеристик перетворювача потребує застосування ЕОМ.

У третьому розділі запропоновано програмний продукт, що дозволяє аналізувати апаратурні витрати для перших і других структурних реалізацій ФЕ для багатокрокових ПК цілих і дробових чисел з урахуванням і без урахування молодшого розряду, та алгоритм системного проектування багатоблокових ПК.

У табл. 2 виведені всі дані щодо кількості корпусів. У них ми підрахували суму корпусів формувачів еквіваленту (ФЕ), і суму корпусів у зовнішніх суматорах.

Таблиця 2

Кількість корпусів ФЕ і зовнішніх суматорів

Назва корпусу	Варіант розбиття
	12х1	6х2	4х3	3х4	2х6
ФЕ	72	46	55	78	179
Зовнішні. суматори.	75	38	25	27	10
ОА та УА	34	34	34	34	34
Усього	181	118	114	139	223

Виходячи з табл. 2, рисується графік апаратурних витрат (рис. 2).

Рис. 2. Графік апаратурних витрат:

a - витрати на ФЕ; b - число корпусів ІС; c - сумарнІ витрати ПК.

На графіку (див. рис. 2) на осі абсцис відзначені точки з кількістю блоків і розрядом, а на осі ординат - кількість блоків.

Суцільною лінією позначені формувачі еквівалента. З графіку видно, що чим менша кількість блоків, тим витрати на корпуси більші. Пунктирною лінією позначені зовнішні суматори. Тут, навпаки, чим менша кількість блоків, тим менші витрати. При підсумовуванні усіх цих даних ми з'ясували, що: для 12 блоків та одного разряду потрібно 181 корпус - 12 х 1 - 181, 6 х 2 - 118, 4 х 3 - 114, 3 х 4 - 139, 2 х 6 - 223. Найменше всього корпусів потрібно 4-блоковій розбивці з трьома кроками схемної реалізації ПК.

Програма FE_LION та FE DROB для цілих і дробових чисел також вирішує задачу розбиття багаторозрядного ПК на задане число рівнобіжно функціонуючих блоків. Вхідними даними є: основи чисел вхідного коду в діапазоні від 3 до 15 і кількість розрядів від 1 до 80, кількість кроків перетворення від 1 до 4. Користувач, вибравши пункт меню "ДАНІ" (рис. 3), вводить початкові дані й одержує на екрані монітора таблицю функціонування ФЕ, вирази функцій виходів шифратора і таблицю аналізу апаратурних витрат для кожного блоку ПК для перших або других структурних реалізацій ФЕ.

Розроблений програмний продукт істотно полегшує роботу з аналізу й оптимізації апаратурних витрат ФЕ і дозволяє за лічені секунди провести дослідження структури ФЕ, на які до появи програм COL_ІMS, FEPP, FEPPSOPR, FE_LІON, FE_DROB і їм подібних було потрібно кілька десятків годин обчислень вручну.

Програма призначена для автоматизованого проектування формувачів еквівалентів ПК багатоблокових перетворювачів кодів рівнобіжного типу.

У розділі також розроблено алгоритм системного проектування багато блокових ПК, який дає можливість знайти загальну кількість корпусів ІС на побудову всіх блоків ФЕ та зовнішніх комбінаційних суматорів для усіх можливих корпусів. Алгоритм дозволяє на підставі аналізу числа корпусів ІС та усіх розбиттів вибрати оптимальний варіант з мінімальною кількістю корпусів. В подальшому виконується проектування цього оптимального варіанту в конкретному схемотехнічному базисі і знаходяться всі його головні параметри: швидкодія, потужність, надійність і т.п.

Дана програма задовольняє усім вимогам, поставленим у технічному завданні, і дозволяє працювати непідготовленому користувачеві, оскільки має дружній діалоговий режим, у якому можна створювати таблиці, оперативно змінювати характеристики перетворювачів і відразу відслідковувати зміни. Це дає можливість швидко аналізувати різні варіанти, що збільшує продуктивність праці проектувальника. Також можна, не виходячи з програми, одержати "тверду" копію таблиці. Оболонка містить систему підказок, що у свою чергу полегшує роботу користувача.

Програма виконує такі функції:

- розраховує витрати для першої і другої структур ФЕ;

- розраховує апаратурні витрати для одно, дво-, три- і чотирикрокових перетворювачів кодів цілих та дробових чисел з урахуванням молодшого розряду і без урахування молодшого розряду;

- перевіряє коректність вхідних та вихідних даних і їх відповідність заданим параметрам ФЕ;

- підсумовує кількість одиниць у стовпцях таблиці функціонування ФЕ і складає за ними функції виходу шифратора в базисі Шеффера;

- результати розрахунків кількості корпусів ІМС зводить в загальну таблицю апаратурних витрат;

- записує в текстовий файл result.txt таблиці перетворення, вирази для функцій виходів шифратора і таблиці визначення апаратурних витрат.

Після розробки і налагодження програми були зроблені деякі експериментальні дослідження роботи програми. Експерименти проводилися на ЕОМ ІBM Pentіum-133 під управлінням ОС WІNDOWS 95 і з обсягом ОЗУ дорівнюючим 32 Мбайт. Зокрема, експерименти проводилися з метою визначення часу побудови таблиць функціонування й апаратурних витрат для перетворювачів кодів, що розглядаються тільки з теоретичної точки зору. Час побудови таблиць для перетворювачів кодів, реалізованих на практиці, не перевищує декількох десятків секунд.

У четвертому розділі розглянуто синтез ПК. Задачею системи синтезу на даному етапі є ефективний розподіл RTL-схеми з метою створення нового списку з'єднань з мінімальною кількістю використаних схемних компонентів. Кожен компонент нового списку буде відповідати фізичному апаратному блокові у використаній мікросхемі FPGA (елементи конфігурованих логічних блоків, логіка прискореного переносу).

Модель пристрою, написана мовою опису апаратури VHDL, адаптована для синтезу і реалізації на кристалі FPGA фірми XІLІNX.

Задача вибору апаратної платформи надзвичайно важлива для проектувальника. Правильний вибір дозволить:

- знизити апаратні витрати при реалізації пристрою;

- домогтися оптимального функціонування і швидкодії.

Відповідно до технічного завдання модель ПК повинна бути адаптована для синтезу і реалізації на FPGA фірми Xіlіnx. При виборі серії ПЛІС основна увага приділяється співвідношенню її вартості та продуктивності. Також необхідно враховувати площу кристала, що буде зайнята синтезованим пристроєм.

FPGA має типову структуру вентильної матриці ПЛІС типу FPGA фірми Xіlіnx, що виконані за SRAM та МОП технологіями. При цьому логіка реалізується за допомогою матриці так званих LUT-таблиць (Look Up Table), а внутрішні міжз'єднання - за допомогою розгалуженої ієрархії металевих ліній, що комутуються спеціальними швидкодіючими транзисторами.

Велика вартість мікросхем FPGA з убудованою RAM у порівнянні з вартістю замовлених мікросхем обмежує використання FPGA для виготовлення дослідних зразків або дрібносерійної продукції. Цей недолік FPGA усунутий фірмою Xіlіnx випуском нової серії мікросхем FPGA - серій Spartan І і Spartan П.

Для підтвердження того, що система співвідноситься зі специфікацією, треба її верифікувати, тобто промоделювати на тестових наборах (рис. 4).

У дисертаційній роботі теоретично обґрунтована розробка методів автоматизованого проектування перетворювачів кодів для інтерфейсу вводу-виводу та підвищення надійності багатоблокових перетворювачів кодів і створення сучасного програмного забезпечення.

В області розробки структурних засобів і апаратних рішень підвищення ефективності систем синтезу перетворювачів кодів отримані такі результати:

- розглянуті універсальні методи перетворення кодів між позиційними системами числення;

- запропонована нова багатоблокова структура ПК чисел з однієї системи числення в іншу;

- розроблений комплекс програм аналізу апаратурних витрат ПК за методом накопичення еквівалентів по числу корпусів ІС.

У галузі програмних методів підвищення продуктивності й економічності отримані такі результати:

- створено алгоритм системного проектування ПК за методом накопичення еквівалентів;

- складена на основі цього алгоритму програма дозволяє оцінити основні параметри ПК і вибрати найбільш підходящу схему перетворювача.

ВИСНОВКИ

У дисертаційній роботі розроблено підсистеми САПР FE LION та FE DROB для розрахунку апаратурних витрат та числа тактів перетворення у інтерфейсах вводу-виводу, що використовують перетворення коду за методом накопичення еквівалентів. Розроблено також алгоритм системного проектування ПК, що дозволяє шляхом перебору різних варіантів декомпозиції та урахування двох складових (числа корпусів на виконання ФЕ та числа корпусів ІМС) отримати оптимальний варіант (з мінімальними апаратурними витратами). Розроблені методи дозволяють знизити апаратурні витрати та збільшити швидкодію пристроїв вводу-виводу. Розроблені методи автоматизованого проектування цих пристроїв.

У роботі отримані такі результати:

1. Виконано огляд підсистем САПР для проектування апаратних підсистем інтерфейсу вводу-виводу ЕОМ а також методів перетворення цифрових кодів з однієї системи числення у другу, проведено схемну класифікацію методів числення та рекомендовано для розробки програмних засобів проектування перетворювачів кодів за методом накопичення еквівалентів.

2. Проаналізовано структурні рішення та функціонування одно-, дво-, трикрокових ПК багатоблокового типу; розроблені методи розрахунку швидкодії та апаратурних витрат більш багаторозрядних багатоблокових ПК (до 80 вхідних розрядів) ніж раніш.

3. Вперше одержано математичні моделі рівномірної декомпозиції багаторозрядних та багатоблокових ПК в порівнянні з тим, що раніше використовувалися одноблокові ПК.

4. Вперше розроблено двокритеріальний метод проектування нестандартних вузлів ПК за методом накопичення еквівалентів.

5. Запропоновано та розроблено метод системного проектування багатокрокового ПК, який заснований на аналізі апаратурних витрат ФЕ та витрат на зовнішні суматори, що дозволяє знайти структуру ПК з мінімальними витратами.

6. Вперше запропоновано метод розрахунку числа тактів перетворення ПК, у основі якого лежить повний лексикографічний перебір усіх значень кроків перетворення.

7. Вперше розроблено та досліджено програмний засіб FE LION для автоматизованого проектування таблиць законів функціонування ФЕ багатоблокових ПК цілих чисел.

8. Для багатоблокових ПК дробових чисел вперше розроблено та апробовано програмний засіб FE DROB.

9. Експериментально показано, що для ЕОМ з невеликою швидкодією - 100 мГц час розрахунку ПК з основою K = 1... 15 та розрядністю від 1 до 60 розрядів за допомогою програм FE LION, FE DROB дорівнює від 9 сек. до 17 хв.

10. Одержав подальший розвиток VHDL-опис ПК за методом накопичення еквівалентів, що дозволяє за заданим значенням основи системи числення на вході та кількістю розрядів здійснювати генерацію всієї структури багатоблокового ПК та її реалізацію на кристалі Spartan-II.

СПИСОК ОПУБЛІКОВАНИХ ПРАЦЬ ЗА ТЕМОЮ ДИСЕРТАЦІЇ

Голян В.В., Какурин Н.Я. Программные средства автоматизированного проектирования многоблочных ПК целых чисел // Автоматизированные системы управления и приборы автоматики. - 2002. - Вып. 118. - С. 41-48.

Голян В.В., Какурин М.Я., Макаренко А.М. Программные средства построения таблиц функционирования формирователей эквивалентов для многоблочных ПК дробных чисел // Автоматизированные системы управления и приборы автоматики. - 2002. - Вып. 119. - С. 32-40.

Голян В.В. VHDL-модель проектирования преобразователей кодов // Автоматизированные системы управления и приборы автоматики. - 2003. - Вып. 124. - С. 27-31.

Голян В.В., Какурин Н.Я. Автоматизированное проектирование много блочных преобразователей кодов // 6-я Международная научно-техническая конференция "Физические и компьютерные технологии в народном хозяйстве" (10-11 жовтня 2002 р.). - Харьков: ХНЭУ, 2002. - С. 210-212.

Голян В.В., Какурин Н.Я. Минимизация аппаратурных затрат ПК параллельного типа по методу накопления эквивалентов // Сб. науч. тр. по материалам 8-й Международной конференции "Теория и техника передачи, приема и обработки информации" (2002 г.). - Харьков-Туапсе: ХНУРЭ, 2002. - С. 219-220.

АНОТАЦІЯ

Голян В.В. Методи автоматизованого проектування апаратних підсистем інтерфейсу вводу-виводу електронних обчислювальних машин. - Рукопис.

Дисертація на здобуття наукового ступеня кандидата технічних наук за спеціальністю 05.13.12 - системи автоматизації проектувальних робіт. - Харківський національний університет радіоелектроніки, Харків, 2006.

Робота присвячена удосконаленню структури, засобів і методів підвищення економічності перетворювачів кодів.

Надано аналіз методів перетворення чисел і відповідних їм схем а також інших перетворювачів кодів (ПК), що зустрічаються на практиці. Проаналізовані схемні реалізації багатоблокових: одно, дво- і трикрокового ПК за методом накопичення еквівалентів. Отримано оцінки основних параметрів розроблених ПК, що дозволяють зробити попередній вибір варіанта реалізації проектованого перетворювача. Надано програмний продукт, що дозволяє аналізувати апаратурні витрати для першої і другої структурних реалізацій ФЕ для багатокрокових ПК цілих і дробових чисел з урахуванням і без урахування молодшого розряду. Отримана VHDL-специфікація ПК на базі лічильників. Задачею системи синтезу є ефективний розподіл RTL-схеми з метою створення нового списку з'єднань з мінімальною кількістю використаних схемних компонентів.

Ключові слова: система числення, пристрій перетворення кодів, формувач еквівалентів, крок перетворення, такт перетворення, програма, алгоритм.

АННОТАЦИЯ

Голян В.В. Методы автоматизированного проектирования аппаратных подсистем интерфейса ввода-вывода электронных вычислительных машин. - Рукопись.

Диссертация на соискание ученой степени кандидата технических наук по специальности 05.13.12 - системы автоматизации проектных работ. - Харьковский национальный университет радиоэлектроники, Харьков, 2006.

Работа посвящена усовершенствованию структуры и методов повышения быстродействия преобразователей кодов.

Проведен анализ методов преобразования чисел и соответствующих им схем а также других встречающихся на практике преобразователей кодов (ПК). Представлена классификация схем по способу построения, по типу основных используемых узлов и методам преобразования. Таким образом, ПК должен быть построен на основе универсального метода преобразования чисел из одной позиционной системы счисления в другую и сочетать высокое быстродействие, независимость времени преобразования от разрядности входного кода и возможность единого подхода к его схемной реализации при различных требованиях к соотношению быстродействия и аппаратурных затрат.

Проанализированы схемные реализации многоблочных: одно-, двух- и трехшагового ПК по методу накопления эквивалентов. Для проектирования цифровых устройств применяется функциональный подход, основанный на признании доминирующей роли функций в отношении структур. Это означает, что функции первичны, а структуры, их реализующие, вторичны, то есть, функция определяет структуру. Как следствие доминирующей роли функций структуры, определенные для верхних уровней иерархии, играют преобладающую роль в отношении структур низших уровней, то есть, состав элементов и связей в структурах верхних уровней предопределяет состав элементов и связей в структурах низших уровней. Следовательно, системы должны проектироваться по принципу “сверху - вниз” - от верхнего уровня представления функций и структур к нижнему. Из этого следует, что структура устройства в основном определяется функциональным назначением устройства и алгоритмами преобразования и обработки информации.

Использован декомпозиционный подход, основанный на применении многоблочного формирователя эквивалентов (ФЭ) преобразователя кодов (ПК). Подобный системный подход ранее не применялся, а ПК реализовывались с одноблочным ФЭ.

Представлен алгоритм системного проектирования многоблочных ПК, который дает возможность найти суммарное число корпусов всех блоков ФЭ и внешних КС для всех разбиений. На основании суммарного числа корпусов всех блоков и всех разбиений выбирается оптимальный вариант реализации преобразователя кодов (ПК) по минимальному значению числа корпусов, выполняется проектирование оптимального варианта построения ПК в заданном схемотехническом базисе и определяются все его основные параметры: потребляемая мощность, быстродействие, надежность и т.п.

Получены оценки основных параметров разработанных ПК, которые позволяют произвести предварительный выбор варианта реализации проектируемого преобразователя. Быстродействие преобразователя существенно зависит от соотношения между его основными параметрами (количеством и величинами шагов) и основанием входного кода. Вычислить их вручную достаточно сложно, поэтому задача вычисления характеристик преобразователя требует применения ЭВМ.

Представлен программный продукт, позволяющий анализировать аппаратурные затраты для первой и второй структурных реализаций ФЭ для многошаговых ПК целых и дробных чисел с учетом и без учета младшего разряда. Для выполнения поставленной задачи была создана программа на языке TURBO Pascal FE LION и FE DROB для целых и дробных чисел, которая позволяет пользователю, выбрав пункт меню “ДАННЫЕ”, ввести исходные данные и получить на экране монитора таблицу функционирования ФЭ, выражения для функций выходов шифратора и таблицы анализа аппаратурных затрат для первой или второй структурных реализаций ФЭ. Программа предназначена для автоматизированного проектирования формирователей эквивалентов многоблочных преобразователей кодов параллельного типа. Данная программа удовлетворяет всем требованиям, предъявленным в техническом задании, и позволяет работать неподготовленному пользователю, поскольку имеет дружественный диалоговый режим, в котором можно создавать таблицы, оперативно изменять характеристики преобразователей и сразу отслеживать изменения. Это даёт возможность быстро анализировать различные варианты, что увеличивает производительность труда проектировщика. Также можно, не выходя из программы, получить “твердую” копию таблицы. Оболочка содержит систему подсказок, что в свою очередь облегчает работу пользователя.

Получена VHDL-спецификация ПК на базе счетчиков. Задачей системы синтеза является эффективное распределение RTL-схемы с целью создания нового списка соединений с минимальным количеством использованных схемных компонентов. Каждый компонент нового списка будет соответствовать физическому аппаратному блоку в используемой микросхеме FPGA (элементы конфигурируемых логических блоков, логика ускоренного переноса).

Ключевые слова: система счисления, устройство преобразования кодов, формирователь эквивалентов, шаг преобразования, такт преобразования, программа, алгоритм.

ABSTRACT

Golyan V.V. Methods of computer-aided design for hardware-based subsystems of computer input-output interface. - Manuscript.

Thesis for candidate of technical sciences` degree on the speciality 05.13.12 - computer aided design works systems. - Kharkov National University of Radio Electronics, Kharkov, 2006.

The work is devoted to the improvement of the structure of ways and methods of increasing economical efficiency of code converters (CC), which provide an operative influence on a controlled object (process).

Analysis of methods of transforming numbers and circuits corresponding to them as well as other CC met with in practice is given. Circuit realizations of multibank one, two and three - PC by the method of equivalent accumulation are analyzed. Estimations of the main parameter of the developed PC which enable to make a preliminary choice of a realization variant of the converter designed are obtained. The program is intended for automated design of equivalent shapers of multibank parallel type CC. A counter - based PC VHDL - specification is obtained. The problem of the synthesis system is effective distribution of the RTL-circuit to create a new list of connections with a minimum quantity of the circuit components used.

Key words: notation, code transformation, step, transformation cycle, program, algorithm.

Размещено на Allbest.ru

...