Основные определения сверточных кодов

Размещено на http://www.allbest.ru/

СОДЕРЖАНИЕ

ВВЕДЕНИЕ

1. ОСНОВНЫЕ СВЕДЕНИЯ О СВЕРТОЧНЫХ КОДАХ С АЛГОРИТМОМ ПОРОГОВОГО ДЕКОДИРОВАНИЯ

1.1 Основные определения сверточных кодов

1.2 Задание систематических сверточных кодов

1.3 Общий принцип кодирования информации сверточными кодами

1.4 Пороговое декодирование ССК

2. РАСЧЕТ ПАРАМЕТРОВ СВЕРТОЧНОГО КОДА

3. РАЗРАБОТКА СТРУКТУРНОЙ СХЕМЫ КОДЕКА

3.1 Структурная схема кодека

3.2 Разработка структурной схемы декодера ССК

4. РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА ССК

5. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ СХЕМЫ КОДЕКА

5.1 Выбор и обоснование элементной базы

5.2 Разработка функциональных блоков принципиальной схемы

ЗАКЛЮЧЕНИЕ

ЛИТЕРАТУРА

кодек сверточный алгоритм декодирование



ВВЕДЕНИЕ

В современном мире происходит процесс постепенной замены аналоговых систем передачи на цифровые, которые обеспечивают хорошую скорость передачи и достоверность информации. Но даже при передаче цифровых данных по каналам связи всегда существует вероятность того, что принятые данные будут содержать ошибки. Таким образом, обеспечение высокой достоверности передачи, обработки и хранения информации - является актуальной задачей теории электросвязи.

Помехоустойчивое кодирование представляет собой метод обработки сигналов, предназначенный для увеличения надёжности передачи по цифровым каналам. Основная же проблема теории кодирования, найти код с максимальной скоростью передачи (эффективность) и большим кодовым расстоянием (для коррекции большего числа ошибок).

Целью данного курсового проекта является разработка кодека самоортогонального сверточного кода (ССК) с алгоритмом порогового декодирования (ПД) для дискретного канала связи и синхронном способе передачи информации.

ПД ССК имеют следующие преимущества:

простоту реализации;

большое количество кодов;

способность работать в каналах связи, как с независимыми, так и с пакетами ошибок;

способность работы на очень высоких скоростях передачи информации;

гарантированная исправляющая способность в пределах минимального расстояния.

Недостатками ПД ССК являются:

уменьшение количества числа кодов с требуемой корректирующей способности при увеличении скорости кода;

сложность реализации кодека с увеличением скорости кода;

уменьшение исправляющей способности кодов с увеличением скорости кода;

размножение ошибок на выходе декодера при возникновении в канале связи ошибок, превышающих корректирующую способность выбранного кода.



1. ОСНОВНЫЕ СВЕДЕНИЯ О СВЕРТОЧНЫХ КОДАХ С АЛГОРИТМОМ ПОРОГОВОГО ДЕКОДИРОВАНИЯ

1.1 Основные определения сверточных кодов

Сверточные коды (СК) имеют большой интерес для современных систем и сетей телекоммуникаций. Это определяется многими их достоинствами, а именно: высокой скоростью обработки информации (десятки и сотни Мбит/с), высокой корректирующей способностью как случайных, так пакетных ошибок, реализацией эффективных кодеков и систем ветвевой синхронизации распределителей информации, эффективного применения в каналах связи с фазовой неопределенностью и др.

В общем виде кодирование информации СК может быть представлено следующим образом:

(1.1)

где I(j)(x) - последовательность передаваемых информационных символов;

x - оператор задержки;

g(j)(x) - порождающий или образующий полином (многочлен);

k0 - блок информационных символов, одновременно поступающих на вход кодирующего устройства (k0?0).

Способ формирования кодовых символов, выполняемых согласно (1.1), соответствует форме записи свертки двух функций, что и послужило названию данных кодов. Сверточный код - это рекуррентный код с периодической полубесконечной структурой символов кодовой последовательности. Обобщенная структурная схема кодера СК представлена на рисунке 1.1.

Рисунок 1.1 Обобщенная структура кодера СК

Входные информационные символы I(x) делятся на k0 символов, которые одновременно с каждым тактом поступают на входы кодера СК, в котором согласно (1.1) формируются кодовые символы n0. Таким образом, кодовая последовательность T(x) представляет собой полубесконечную последовательность блоков n0.

К основным характеристикам СК относятся:

1. Скорость кода характеризует избыточность, вводимую при кодировании.

R=k0/n0 (1.2)

2. Избыточность кода

r = (1-R)*100%=(1- k0/n0)*100% (1.3)

3. Количество ортогональных проверочных уравнений - J?2.

4. Минимальное кодовое расстояние

d0=J+1 (1.4)

5. Кратность исправляемых ошибок

tисп?J/2 (1.5)

6. Кратность обнаруживаемых ошибок

tобн=d0-1=J (1.6)

7. Длина кодового ограничения - длина кодовой последовательности, соответствующая кодированию информационных блоков из символов в течение (m+1) такта, где m - максимальная степень порождающего полинома.

na=(m+1)·n0 (1.7)

8. Эффективная длинна кодового ограничения

ne=J2/2+J/2+1 (1.8)

Сверточные коды, как и блоковые линейные коды, бывают:

- двоичные и недвоичные;

- алгебраические и неалгебраические;

- линейные и нелинейные;

- систематические и несистематические;

- ортогональные и неортогональные и т.д.

Алгоритм формирования кодовых символов СК таков, что любому входному информационному блоку из k0 двоичных символов и "m" (m - максимальная степень порождающего полинома g(x) предшествующих информационных символов, хранящихся в регистре сдвига (RG) кодера, соответствует выходной кодовый блок из n0 двоичных символов. В связи с тем, что в процессе формирования n0 кодовых символов участвуют "m" предшествующих информационных символов (введенных m тактами ранее), то такой алгоритм кодирования называют кодированием с памятью.

У несистематических СК в кодовых блоках из n0 двоичных символов нет в "явном виде" (невозможно выделить) информационных символов или блоков из k0 двоичных символов. Кодирование входной информации осуществляется с памятью, и процесс кодирования может быть бесконечно продолжительным.

В зависимости от способа формирования проверочных уравнений СК бывают ортогональными, самоортогональными и ортогонализируемыми.

Ортогональными СК (ОСК) называют такие коды, у которых система из J (J?2) проверочных уравнений ортогональна относительно декодируемых k0 информационных символов и неортогональна относительно информационных символов, входящих в данные проверочные уравнения.

Самоортогональные СК (ССК) - коды, у которых декодируемый информационный символ входит одновременно во все проверочные уравнения, а все остальные символы, участвующие в декодировании в данный момент времени, входят не более, чем в одно проверочное уравнение, т.е. СК формирует, так называемую, систему разделенных проверок.

Ортогонализируемыми СК называются такие коды, у которых при декодировании информационного или k0 символов требуется выполнить дополнительные линейные преобразования над проверочными символами для получения дополнительных, так называемых, составных проверок.

1.2 Задание систематических сверточных кодов

Систематические СК задаются:

1. с помощью порождающей матрицы, G;

2. с помощью проверочной матрицы, Н;

3. с помощью разностных треугольников;

4. с использованием совершенных разностных множеств.

Порождающая матрица систематического СК имеет более сложное построение, чем группового кода. Это определяется из-за полубесконечной структуры порождающей матрицы СК, имеющей вид:

(1.9)

где "0" - области матрицы, состоящие полностью из нулевых двоичных символов,

m - количество порождающих матриц вида

где qi,j - коэффициенты равны либо 1, либо 0.

(1.10)

Систематический ССК задается следующей порождающей матрицей (1.11) или (1,12).

(1.11)

или



(1.12)

Проверочная матрица Н СК, как и порождающая матрица, является полубесконечной:

где n0=k0+l, l0=n0-k0, N=m+l,

Порождающая и проверочная матрицы СК, как и у линейных кодов, связаны выражением:

G·HT= G·HT=0 .

Для систематического ССК с алгоритмом порогового декодирования проверочная матрица H задается следующим образом:

(1.14)

Из данной проверочной матрицы следует, что для ССК с R=k0/n0=(n0-1)/n0 проверочная матрица Н содержит n0-k0 строк и k0 столбцов проверочных треугольников. Для ССК с R=k0/n0=1/n0, n0=2,3… проверочная матрица Н содержит k0=1, т.е. один столбец и (n0-1) строку проверочных треугольников.

Основную информацию о самоортогональных сверточных кодах ССК несут коэффициенты левого столбца и нижней строки проверочного треугольника. Например, пусть задан проверочный треугольник следующей структуры:

(1.15)

По данному проверочному треугольнику можно определить параметры ССК с алгоритмом ПД:

1. Поскольку задан один проверочный треугольник, то k0=1, n0=k0+l=2, R= k0/n0 =1/n0;

2. Так как k0=1, то ССК задается одним порождающим полиномом, определяемым коэффициентами левого столбца и нижней строки проверочного треугольника.

3. Количество ненулевых членов порождающего полинома определяет число проверочных уравнений Ji, J=4. Следовательно, ССК может исправлять tисп=J/2=4/2=2 ошибки и обнаруживать tобн=d0-1=(J+1)-1=4 ошибки;

4. Строки проверочного треугольника, которые начинаются с ненулевых двоичных символов, формируют проверочные уравнения, размеры данных проверок и номера позиций информационных и проверочных символов, участвующих в формировании проверочных уравнений. Для данного примера имеем:

S0=i0+ep.0,

S2=i0+i2+ep.2, (1.16)

S6=i0+i4+i6+ep.6,

S7=i0+i1+i5+i7+ep.7.

Размеры проверок в проверочном треугольнике обозначены цифрами перед стрелками и определяются количеством ненулевых символов в строке;

5. Длина кодового ограничения nA и эффективная длина кодового ограничения ne СК равны соответственно:

nA =(m+1)*n0=(7+1)*2=16 двоичных символов

ne =1/2*J2+1/2*J+1=1/2*42+1/2*4+1=11 двоичных символов.

Так как проверочный треугольник позволяет определить практически все параметры ССК, то разработано много способов их построения. Однако на практике наибольшее применение получили два способа их построения, а именно с помощью нахождения разностных треугольников и совершенных разностных множеств. Сущность их состоит в следующем.

Разностный треугольник представляет собой совокупность целых, действительных и неповторяющихся чисел, записанных в форме треугольника. Для ССК с R = k0/n0 количество разностных треугольников равно числу k0. Для всех разностных треугольников общим числом является "0", который не указывается в совокупности чисел однако учитывается при выборе степеней ненулевых членов порождающих полиномов. Очевидно, что число "0" определяет нулевую степень первого ненулевого члена порождающих полиномов. Степени ненулевых членов порождающих полиномов по заданным или построенным разностным треугольникам можно найти путем выбора чисел: левого крайнего столбца разностного треугольника, считывая их сверху вниз и дополняя числом "0" или, верхней строки разностного треугольника в следующей последовательности: первое число - показатель степени второго ненулевого члена порождающего полинома, сумма первого и второго числа первой строки разностного треугольника определяют показатель степени третьего ненулевого члена порождающего полинома и т.д.

Рассмотрим пример определения параметров ССК с алгоритмом порогового декодирования при следующем разностном треугольнике:

1. Так как задан один разностный треугольник, то k0=1, n0=k0+1=2, R=k0/n0=1/2 ИСК имеет один порождающий полином.

2. Выписывая числа левого крайнего столбца разностного треугольника, определяем показатели степеней порождающего полинома: (0,2,6,7). Следовательно, порождающий полином ССК имеет вид: g1(x)=1+x2+x6+x7. При втором способе: 0; 2+4=6; 2+4+1=7. Как правило, в литературе разностные треугольники табулированы и представлены, например, в виде совокупности цифр ((2,4,1), (3,5,2)). Это означает, что ССК имеет соответственно параметры: k0=2, n0=k0+1=3, R=k0/n0=2/3 и g1(x)=1+x2+x6+x7 и g2(x)=1+x3+x8+x10.

Разностный треугольник может быть построен, если задан проверочный треугольник и наоборот. Например, использую проверочный треугольник (1.15) можно построить разностный треугольник следующим образом.

Числа крайнего левого столбца разностного треугольника определяются как результат операции вычитания порядковых номеров строк проверочного треугольника, которые начинаются с 1. Для первого столбца получаем следующие числа: 3-1=2 (3 - номер позиции третьей строки, 1 - помер позиции первой строки); 7-1=6 и 8-1=7. Для получения чисел второго столбца за вычитаемое берем номер позиции третьей строки: 7-3=4, 8-3=5. Для получения чисел третьего столбца за вычитаемое берем номер позиции седьмой строки: 8-7=1.

Как отмечалось выше, числа, входящие в разностные треугольники, должны быть целыми, действительными и неповторяющимися. Для получения совокупности таких чисел известно достаточно много способов их нахождений, но наиболее эффективным является способ основанный на теории совершенных разностных множеств.

Совершенное разностное множество - это совокупность целых, действительных и неповторяющихся чисел 1, 2,... , причем 1<2< и разности этих чисел i - j, j<1, полученных по некоторому mod , (2) также образуют, совокупность целых, действительных и неповторяющихся чисел.

Данную совокупность полученных разностных чисел можно использовать в качестве исходных чисел для формирования разностных треугольников и выбора соответствующих порождающих полиномов ССК.

При выборе чисел для построения разностных треугольников необходимо выбирать числа с наименьшим их значением по номиналу, т.к. максимальное значение числа в построенных разностных треугольниках определяет максимальную степень m порождающих полиномов ССК.

Рассмотрим построение ССК с алгоритмом ПД с использованием совершенных разностных множеств на примере.

Пусть, например, имеется совокупность в=3+1 целых, действительных и неповторяющихся чисел (в=0, 30, 31, 32) и эта совокупность образует в2+в=32+3=12 разностей по модулю в2+в+1=32+3+1=13, которые равны следующим числам:

1-0=1	0-9=4	3-9=7	0-3=10
3-1=2	1-9=5	9-1=8	1-3=11
3-0=3	9-3=6	9-0=9	0-1=12

Полученную совокупность разностных чисел можно разбить на следующие подмножества:

Каждый из столбцов данного множества можно использовать для построения разностного треугольника. Следовательно, можно построить k0=4 разностных треугольника, и четыре ССК с R=k0/n0=1/2;2/3;3/4;4/5 (J=4), а также можно построить при k0=3 три кода со скоростями: R=1/2;2/3;3/4 (J=5).

1.3 Общий принцип кодирования информации сверточными кодами

Рассмотрим кодирование информации на примере систематического ССК с R=1/2 и корректирующего двойные ошибки. Для ССК, как и для блочных циклических кодов, структура кодера полностью определяется порождающим полиномом g(x) и реализуется с помощью линейных автоматов без обратной связи с вынесенными или встроенными сумматорами по модулю два.

Для ССК корректирующего двойные ошибки достаточно использовать один порождающий полином вида g(x)=1+x2+x5+x6, у которого имеется J=2t ортогональных проверок и соответственно столько же ненулевых членов. Данный ССК исправляет двукратные ошибки на длине кодового ограничения равного nA=(m+1)·n0=(6+1)·2=14 символам. Отметим, что для высокоскоростных ССК (R2/3) в кодере целесообразно использовать линейные автоматы со встроенными сумматорами по модулю два; в теории СК его называют кодером Месси.

На рисунке 1.2 и рисунке 1.3 приведены кодеры со встроенными и вынесенными сумматорами по модулю два для данного кода.

Рисунок 1.2 Кодер ССК со встроенными сумматорами по модулю два

Рисунок 1.3 Кодер ССК с вынесенными сумматорами по модулю два

Для дальнейшего анализа алгоритмов кодирования и декодирования ССК используем обобщенную структурную схему кодера ССК, представленную на рисунке 1.4.

Рисунок 1.4 Обобщенная структурная схема кодера ССК

В связи с тем, что кодер ССК формирует два синхронных потока () кодовых символов, то для получения единого потока можно использовать синхронный мультиплексор (MX). Управление работой блока кодера и мультиплексора осуществляется блоком фазовой автоподстройки частоты (ФАПЧ).

Кодирование информации ССК осуществляется следующим образом. Входная информационная последовательность I(x) одновременно поступает на вход мультиплексора и блока кодирования, на выходе которого формируются проверочные символы Р(x), которые поступают на второй информационный вход мультиплексора.

Выходная кодовая последовательность:

T(i)(x)=t0(i)·(x0)+t1(i)·(x1)+ t2(i)·(x2)+…,

где i=j+1, j=1,2,…,k0

Входная информационная последовательность:

I(j)(x)=i0(j)·(x0)+i1(j)·(x1)+ i2(j)·(x2)+…,

где j=1,2,3,…,k0 связаны выражением (1.1).

Для кодера, представленного на рисунке 1.3, каждый входной информационный символ оказывает влияние на формирование кодовой последовательности в течение (m+1)==(6+1)=7 тактов и, следовательно, с выхода кодера будет считано nA=(m+1)·n0=7·2=14 кодовых символа. Откуда видно, что данный процесс кодирования СК осуществляется с памятью в отличие от циклических кодов.

С выхода кодера ССК символы кодовой последовательности T(x) поступают на вход модулятора, где преобразуются в аналоговый сигнал и далее передаются по каналу связи. Данный способ кодирования получил название прямого (непосредственного) способа кодирования информации. Этот способ требует небольших затрат на кодирование информации, что связано с использованием минимального объема оборудования.



1.4 Пороговое декодирование ССК

Пороговое декодирование ССК обеспечивается алгоритмом формирования системы J (J2) проверочных уравнений (проверок), а именно система проверок формируется таким образом, что декодируемый информационный символ входит во все проверки, а все остальные символы входят только в одну проверку (проверочное уравнение).

Структурная схема декодера ССК с R=1/2, J=4, q(x)=1+x2+x5+x6 представлена на рисунке 1.5.

Рисунок 1.5 Пороговый декодер ССК с R=1/2, J=4, q(x)=1+x2+x5+x6

При пороговом декодировании с использованием обратной связи одновременно с декодированием информационных символов происходит коррекция синдромных символов, использованных при формировании сигнала коррекции. Это выполняется с целью устранения влияния ненулевых символов S(x) на правильное принятие решения при декодировании последующих информационных символов. Однако при использовании ортогонализируемых СК применение обратной связи при декодировании может привести к размножению ошибок.

Корректор ошибок декодера ССК с алгоритмом ПД представляет собой совокупность k0 последовательных регистров сдвига, каждый из которых содержит по "m" ячеек памяти (для согласования по задержке символов коррекции и декодируемых информационных символов) с сумматором по модулю два на выходе.



2. РАСЧЕТ ПАРАМЕТРОВ СВЕРТОЧНОГО КОДА

По заданию к данному курсовому проекту были получены следующие исходные данные:

- тип помехоустойчивого кода - ССК;

- алгоритм декодирования - пороговый;

- тип канала связи - ДСК - двоичный симметричный канал без памяти;

- среднее время восстановления работоспособности кодека - 20 мин.;

- время работы кодека - 12 часов;

- способ реализации проектируемого кодека - аппаратурный.

- количество информационных символов - k0 = 7 дв. симв.

- количество символов синдрома, формируемых - 4 проверочным треугольником.

Исходя из данных которые мы знаем можно предположить следующее:

1) Количество ненулевых коэффициентов должно быть 7 т.к. количество информационных символов k0 = 7

2) Количество символов синдрома дано 4, можно сделать вывод в порождающем полиноме должно быть 4 многочлена.

Исходя из данных рассуждений запишем следующие данные:

Ненулевые коэффициенты порождающих полиномов ССК:

(0,3,19,42) (0,21,34,43) (0,29,33,47) (0,25,36,37) (0,15,20,46) (0,1,8,16) (0,4,13,40).

Отношение сигнал/шум:

=25 дБ.

Вероятность допустимой ошибки декодирования: =.

Скорость передачи входного информационного потока:

Мбит/с.

Тип модуляции: АФМ-8.

Способ обработки модулируемых сигналов: автокорреляционный.

Расчет:

Запишем ненулевые коэффициенты порождающих полиномов ССК с помощью табулируемых степеней (0,3,19,42) (0,21,34,43) (0,29,33,47) (0,25,36,37) (0,15,20,46) (0,1,8,16) (0,4,13,40).

,

,

,

,

,

,

,

Максимальная степень полиномов равна: .

Скорость передачи кода равна:

, (2.1)

где = 7 - длина миниблока информационных символов или количество информационных подпотоков, на которое распространяется входной информационный поток;

= +1 = 7+1= 8 - длина миниблоков кодовых символов;

J = 4 - число ортогональных проверочных уравнений кода.

Рассчитаем длину кодового ограничения сверточного кода по формуле:

дв.символов (2.2)



Относительная избыточность кода:

(2.3)

Скорость передачи информационного потока:

(2.4)

Минимальное кодовое расстояние рассчитывается по формуле :

d0= J+1 = 4+1 = 5 (2.5)

Кратность исправления ошибок:

дв.символ (2.6)

Эффективная длина кодового исправления:

(2.7)

Увеличение Рк при увеличении входной скорости передачи информации за счет применения ССК можно учесть уменьшением заданного отношения сигнал/шум (Рс/Рш), которое уменьшается на (12…1)% соответственно для ССК с R=1/2…15/16.

Рс`/ Рш`= Рс/Рш-Д (2.8)



По рисунку 2.1 определим Д соответствующее скорости R=7/8(14/16) . Получили Д=3%. Отсюда:

Рс`/ Рш`=25-(3·25)/100=24,25 дБ

По кривой потенциальной помехоустойчивости АФМ-8, которая представлена на рисунке 2.2, определяющем вероятность ошибочного приёма двоичного символа в ДСК при некогерентном способе обработки информации, находим Рк (вероятность ошибки в канале связи Рк = 10-3).



3. РАЗРАБОТКА СТРУКТУРНОЙ СХЕМЫ КОДЕКА

3.1 Структурная схема кодека

Разработку структурной электрической схемы кодера ССК следует выполнять с определения основных функций кодера, к которым следует отнести:

- деление символов входного информационного потока на информационных подпотоков;

- формирование проверочных символов из входных информационных символов;

- объединение символов информационных подпотоков и проверочных символов подпотоков в кодовый поток или в поток кодовых символов.

Для реализации данных функций необходимо определить функциональные узлы (блоки) кодера.

Из этого следует, что основными функциональными узлами должны быть:

КРИ-1/7 - коммутатор разделения символов входного информационного потока на информационных подпотоков;

ФПСк - формирователь проверочных символов кодера;

КОИ-8/1 - коммутатор объединения информации или символов информационных и одного проверочного подпотоков в единый кодовый поток.

Для нормального функционирования основных блоков кодера используются соответствующие ФТИк и ФСУк.

Построим структурную электрическую схему кодера ССК, рисунок 3.1.

Кодер ССК работает следующим образом. Символы входного информационного потока разделяются в КРИ(1/7) на семь подпотоков - . Информационные символы данных подпотоков поступают одновременно на соответствующие входы КОИ(8/1) и ФПСк. В ФПСк из символов информационных подпотоков формируются проверочные (контрольные) символы по алгоритму . Сформированные проверочные символы поступают на соответствующий вход КОИ(8/1), который объединяет символы информационных подпотоков и символы проверочного подпотока в единый поток кодовых символов T(D), поступающих далее на вход устройства преобразования сигналов (УПС) или модема ДКС.

3.2 Разработка структурной схемы декодера ССК

Пороговое декодирование ССК будем выполнять с использованием обратной связи в АСП. Ошибки, исправляемые в очередном блоке, могут влиять на символы синдромов, соответствующих последующим блокам, поскольку свёрточные коды непрерывны. И, для того чтобы декодер смог полностью реализовать свои корректирующие возможности, следует исключить влияние этих ошибок. Вот для чего вводится обратная связь. В этом случае одновременно с коррекцией информационных символов будет производиться коррекция синдромных символов, записанных в регистр АСП и принимавших участие в определении достоверности декодируемых информационных символов.

Составим проверочный треугольник для одного из полиномов, по которым определим ортогональные проверочные уравнения:

Как рассмотрено ниже получение системы ортогональных проверок из матрицы, получим свою систему проверочных уравнений для данной матрицы:

Составим системы проверочных уравнений для остальных полиномов.

:

:

Разработка структурной электрической схемы декодера ССК с алгоритмом порогового декодирования производится по методике, аналогичной разработке структурной электрической схемы кодера ССК.

Декодер должен выполнять следующие функции:

разделять принятый поток на подпотоков - блок КРИ 1/7;

формировать проверочные символы из принятых информационных - блок ФПСд;

формировать синдромные последовательности - блок ФСП;

анализировать синдромные последовательности - блок АСП с пороговыми элементами;

корректировать ошибки - блок КО;

объединять скорректированные подпотоки из в один информационный поток - блок КОИ 8/1.

Построим структурную электрическую схему декодера ССК с алгоритмом порогового декодирования, рисунок 3.2.

На вход КРИ 1/8 поступает принимаемый поток , где - передаваемые информационные символы; - передаваемые проверочные символы. В нём поток разделяется на 8 подпотоков: семь информационных и один проверочный. Информационные подпотоки поступают на корректор ошибок (КО) и на ФПСд. С ФПСд, сформированный сигнал и сигнал , принятый с КРИ, поступают на формирователь синдромной последовательности (ФСП). В ФСП формируются символы синдромных последовательностей. На выходе ФСП имеем последовательность синдромов: , по которым получаем проверочные уравнения: ({,,,}, {,,,}, {,,,}, {,,,}, {,,,}, {,,,}, {,,,}). В отсутствие в канале ошибок последовательности на входах формирователя синдрома всегда совпадают, и синдромная последовательность состоит из одних нулей. Различным наборам ошибок соответствуют определённые конфигурации синдромных последовательностей, в которых на определённых позициях появляются единичные символы.

После чего эти символы поступают на анализатор синдромной последовательности, на выходах которого формируются корректирующие символы информационной последовательности. В корректор ошибок (КО) символы сравниваются и, если требуется, корректируются. С КО исправленные символы поступают в КОИ 7/1 и на выходе получаем декодированную информационную последовательность .



4. РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ КОДЕКА ССК

Кодер:

Для построения КРИ - 1/7 будем использовать два RG (последовательный - RG1 (зависимость между выходами и входами для которого можно представить следующей формулой: ) и RG2 - параллельный); блок формирования тактовых частот, представляющий собой двоичный счётчик и дешифратор. Последовательный и параллельный RG должны содержать по k0=7 ячеек памяти. Функциональная электрическая схема КРИ - 1/7 представлена на рисунке 4.1. КРИ декодера строится по такому же принципу, но необходимо отметить то, что сброс будет происходить по спаду каждого 7-ого такта, т.к. на выходе RG1 у нас 7 подпотоков.



Рисунок 4.1 Временные диаграммы, поясняющие принцип работы КРИ - 1/7



Рисунок 4.2 Временные диаграммы, поясняющие принцип работы КРИ - 1/7

Для описания принципа работы КРИ приведены временные диаграммы (рисунок 4.2) построенные для контрольных точек, отмеченных цифрами (рисунок 4.1). Отметим, что при построении временных диаграмм, необходимо учесть то, что счётчик работает по отрицательному фронту (по спаду), а данные считываются по переднему фронту тактовой последовательности.

Функциональная электрическая схема ФПСк (ФПСд) выполняется в виде схем умножения полиномов (многочленов) и реализуется в виде регистров сдвига (RG) со встроенными сумматорами по модулю два. Принцип построения ФПСк предложенный Дж. Месси целесообразнее использовать в нашем случае, т.к. , т.е. является высокоскоростным ССК.

На основании данных рассчитанных во втором разделе построим ФПСк.

,

,

,

,

,

,

,

Сдвиговый регистр RG будет содержать ячеек памяти и

сумматоров по модулю два; выходной сумматор по модулю два является многовходовым, а именно имеет входов.

Нумерация ячеек памяти сдвигового регистра ФПСк ведется справа налево. Места включения сумматоров по модулю два определяются ненулевыми членами порождающих полиномов. Функциональная электрическая схема ФПСк приведена на рисунке 4.3.

КОИ-8/1 кодера ССК целесообразно выполнять в виде синхронного мультиплексора. Формирователь сигналов управления может быть выполнен в виде двоичного счетчика с дешифратором.

Для кодера ССК с R=7/8 функциональная электрическая схема КОИ8/1 имеет следующее построение (рисунок 4.4), а временные диаграммы, поясняющие принцип работы КОИ-8/1, приведены на рисунке 4.5.

Рисунок 4.4 Функциональная схема блока КОИ-8/1

Отметим, что при построении временных диаграмм, необходимо учесть то, что счётчик работает по отрицательному фронту (по спаду), а данные считываются по переднему фронту тактовой последовательности (Рисунок 4.5).

Рисунок 4.5 Временные диаграммы, поясняющие принцип работы КОИ - 8/1

Декодер:

Блоки КРИ, КОИ и ФПСк декодера строятся аналогичным образом как и для кодера.

Функциональная схема КО представлена на рисунке 4.6.

КО - корректор ошибок декодера выполняется в виде регистров сдвига, каждый из которых содержит ячеек памяти. На выходе каждого RG корректора ошибок включается сумматор по модулю два, на второй вход которого поступает сигнал коррекции с выхода порогового элемента анализатора синдромной последовательности декодера. Информационные символы с выхода регистров КО поступают на соответствующие входы КОИ декодера.

Рисунок 4.6 Функциональная схема блока КО

Информационные символы с выходов RG КО поступают на соответствующие входы КОИ декодера.

Формирователь синдромной последовательности ФПСк представляет собой сумматор по модулю два, на входы которого поступают и . Выход сумматора подключается к АСП.

Важнейшим функциональным блоком декодера ССК с алгоритмом ПД является АСП, который может быть выполнен в виде последовательного RG, содержащего m ячеек памяти, с нумерацией ячеек памяти справа налево, и (J-1)*k0 встроенных сумматоров по модулю два.

В состав АСП входят k0=7 ПЭ, имеющие по J=4 входа. Места включения сумматоров по модулю два в регистре и подключение входов ПЭ определяются ненулевыми членами порождающих полиномов.

Пороговое декодирование ССК будем выполнять с использованием обратной связи в АСП. Ошибки, исправляемые в очередном блоке, могут влиять на символы синдромов, соответствующих последующим блокам, поскольку свёрточные коды непрерывны. И, для того чтобы декодер смог полностью реализовать свои корректирующие возможности, следует исключить влияние этих ошибок. Вот для чего вводится обратная связь. В этом случае одновременно с коррекцией информационных символов будет производиться коррекция синдромных символов, записанных в регистр АСП и принимавших участие в определении достоверности декодируемых информационных символов. Функциональная схема АСП с ФСП приведена на рисуноке 4.8

Пороговый элемент конструктивно будет представлять собой мажоритарный элемент, для разработки схемы которого воспользуемся следующей таблицей истинности:

Таблица 1 Таблица истинности порогового элемента

D1j	D2j	D3j	D4j	Tj
1	1	1	0	1
1	1	0	1	1
1	0	1	1	1
0	1	1	1	1
1	1	1	1	1

Запишем мажоритарную функцию по ТИ и минимизируем её:



Построим по полученной функции схему порогового элемента, которая представлена на рисунке 4.7.

Рисунок 4.7 Функциональная электрическая схема ПЭ.



5. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ СХЕМЫ КОДЕКА

5.1 Выбор и обоснование элементной базы

Выбор элементной базы производится по следующим правилам:

Верхняя граничная частота ИМС должна быть в 2-3 раза больше максимальной тактовой частоты проектируемого кодека

Минимальное потребление электроэнергии

Большой набор функциональных элементов в выбираемой серии ИМС

Большая степень интеграции, т.е. использование БИС и СБИС и т.д.

При разработке принципиальных электрических схем функциональных блоков кодека необходимо выполнение следующих требований:

Простота схемотехнических решений

Патентная чистота схемотехнических решений или оригинальность данных решений

Наличие встроенных автоматизированных систем технического контроля и диагностики кодека

Минимальный объём оборудования кодека, который обеспечивается использованием в схемотехнических решениях БИС и СБИС.

Для того чтобы устройство обеспечивало высокую надёжность необходимо иметь двукратный запас по частоте. Следовательно, верхняя граничная частота выбираемой элементной базы должна быть в 2 раза выше fт.

Данную частоту переключения поддерживают следующие серии ИМС: К555 , К1533.

Для выбора конкретной серии микросхем необходимо установить какие микросхемы обеспечивают минимальное потребление энергии. Для этого необходимо выбрать базовые элементы проектируемого устройства. Базовым элементом считается такой элемент, который применяется наибольшее число раз. В нашем случае базовым элементом является D-триггер, т.к. на основе данного элемента реализуются все регистры сдвига.

Минимальное потребление электроэнергии обеспечивает серия К555. ИМС данной серии имеет широкий набор функциональных элементов, высокую и среднюю степень интеграции, имеется в свободной продаже.

Микросхемы К555 представляют собой цифровые маломощные схемы. В состав этих серий входит функционально полный набор устройств цифровой обработки информации, включая ЛЭ, арифметические и логические устройства, триггеры, счетчики, регистры хранения и сдвига, шифраторы, дешифраторы, мультплексоры и др.

В микросхемах, выполненных на ТТЛ и ТТЛШ переключения сопровождаются бросками тока в цепи питания, потребляемая мощность растет с частотой. В статистическом режиме микросхемы ТТЛШ потребляют практически такую же мощность, как микросхемы ТТЛ. Однако при частоте переключения порядка 50 МГц рассеиваемая мощность удваивается, а при 100 МГц - утраивается.

С появлением микросхем серии ТТЛ К1533 расход энергии на питание и работу этой серии стал еще меньше и составил в 1,5…2 раза меньше чем у серии К555 при сохранении и повышении быстродействия. К1533 имеет наибольший порог переключения 1,52 В и, как следствие, наибольшую помехоустойчивость.

Таким образом, при проектировании принципиальной электрической схемы проектируемого устройства будем использовать микросхемы серии К1533 как базовый элемент.

5.2 Разработка функциональных блоков принципиальной схемы

Для построения блока кодера КРИ-1/7 (КРИ-1/8 декодера) будем использовать следующие ИМС: КР1533ИР27, KР1533ИЕ5.

Микросхема КР1533ИР27 представляет собой восьмиразрядный регистр хранения информации, тактируемый импульсом. Запись информации в триггеры регистра происходит по фронту импульса на входе СР при уровне лог.0 на выходе ОЕ. При подаче лог.1 на вход ОЕ регистр хранит информацию вне зависимости от состояния других входов.

Рисунок 5.1 Условное обозначение микросхемы КР1533ИР27

КР1533ИЕ5 - это четырёхразрядный асинхронный счётчик, состоящий

4-ёх JK-триггеров, образующих два независимых делителя на 2 и на 8. Счётчик имеет два входа R (обнуления). Тактовые входы всех триггеров инверсные динамически, поэтому переключение триггеров будет происходить спадом импульса.



Рисунок 5.2 Условное обозначение микросхемы КР1533ИЕ5

ФПСк (ФПСд) выполнен в виде схем умножения полиномов (многочленов) и реализуется со встроенным сумматором по модулю два и сдвиговым регистром. Содержит микросхемы КР1533ИР27 и КР1533ЛП5.

КР1533ЛП5 - представляет собой сумматор по модулю два. Выходной сигнал элемента соответствует логическому уравнению: Q=AB=. Эти сумматоры служат для формирования проверочной последовательности, а также для создания кодовой последовательности.

Данный ФПСк используется для формирования проверочной последовательности, а также для создания кодовой последовательности.

Для построения блоков АСП и ФСП (декодера) будем использовать регистры КР1533ИР27 и некоторую совокупность встроенных сумматоров по модулю два (КР1533ЛП5). Пороговый элемент будем реализовывать на следующих ИМС: КР1533ЛИ3 и КР1533ЛЛ1.

КР1533ЛИ3 - представляет собой три логических элемента И, каждый из которых имеет 3 входа.



Рисунок 5.4 Условное обозначение микросхемы КР1533ЛИ3

КР1533ЛЛ1 - содержит 4 двухвходовых элемента ИЛИ.

Рисунок 5.5 Условное обозначение микросхемы КР1533ЛЛ1

Для построения блока КО необходимо семь регистра сдвига (т.к. =7), каждый из которых содержит по 47 ячеек памяти (для этого потребуется 6 регистров КР1533ИР27). Выходы всех 6-ти регистров заводим на сумматоры по модулю два (КР1533ЛП5), на вторые входы которых мы подсоединяем выходы ПЭ.

Блок КОИ-7/1 выполнен в виде восьмиканального мультиплексора (КР1533КП7), в котором содержится три адресных входа, управляемых с помощью счетчика микросхемы К1533ИЕ5 и инвертор КР1533ЛН1 для того, чтобы на выходе Y действовало напряжение высокого уровня.



Рисунок 5.6 Принципиальная электрическая схема КРИ-1/8 декодера



Рисунок 5.7 Принципиальная электрическая схема ФПС декодера



Рисунок 5.8 Принципиальная электрическая схема ФСП и АСП декодера

Рисунок 5.9 Принципиальная электрическая схема КО декодера



Рисунок 5.10 Принципиальная электрическая схема КОИ-7/1 декодера

В приложении А предоставлена электрическая схема принципиальная, где:

Ucc - напряжение питания

Вывод 20 микросхем DD1, DD2, DD4-DD10, DD24-DD29, DD51-DD92;

Вывод 5 микросхем DD3, DD96;

Вывод 16 микросхем DD95;

Вывод 14 микросхем DD11-DD23, DD30-DD50, DD93, DD94, DD97, DD98;

0V - общий вывод

Вывод 10 микросхем DD1, DD2, DD4-DD10, DD24-DD29, DD51-DD92;

Вывод 10 микросхем DD3, DD96;

Вывод 8 микросхем DD95;

Вывод 7 микросхем DD11-DD23, DD30-DD50, DD93, DD94, DD97, DD98;



ЗАКЛЮЧЕНИЕ

Основной целью курсового проекта являлась разработка структурных и функциональных схем кодера и декодера, а также принципиальной схемы декодера самоортогонального сверточного кода с алгоритмом порогового декодирования по заданным параметрам.

Разработанная принципиальная схема декодера ССК ПД построена с применением элементной базы серии К1533, включающей цифровые интегральные схемы большой степени интеграции и обладающие высоким быстродействием.

Достоинствами свёрточных кодов являются высокая корректирующая способность, минимальная задержка информации при декодировании, минимальная сложность реализации кодеков. Но при использовании высокоскоростных ССК увеличивается сложность реализации кодеков. Эта проблема может быть решена с помощью аппаратно - программных средств, то есть на основе широкого применения больших интегральных схем и микропроцессорных систем.



ЛИТЕРАТУРА

1. Королёв А. И. Методические указания к курсовому проекту по дисциплине «Теория кодирования» - Минск 2010

2. Королёв А.И., Пирогов К.И., Рыжиков В.В. Сверточные коды: ТЕОРИЯ И ПРАКТИКА устройства помехоустойчивого кодирования информации. - Мн., 2012.

3. Конопелько В. К. Теория прикладного кодирования. Т.2 - Мн.БГУИР,2004.

4. Вернер М. Основы Кодирования. - Москва 2003

5. Логические ИС КР1533, КР1554: Справочник. В 2ч./ И.И. Петровский и др.. -- М. : 1993.

6. А.И. Королев «КОДЫ И УСТРОЙСТВА ПОМЕХОУСТОЙЧИВОГО КОДИРОВАНИЯ ИНФОРМАЦИИ», --Минск 2007

Размещено на Allbest.ru

...