Организация микропроцессорных систем

Размещено на http://www.allbest.ru//

Размещено на http://www.allbest.ru//

Типы архитектур микроконтроллеров

Микропроцессор - это программно-управляемое устройство в виде БИС, в котором на одном кристалле размещены АЛУ, СОЗУ, УУ. МП не имеют внутренней памяти программы и устройства ввода/вывода для сопряжения с внешними системами.

Микроконтроллер (МК) - это электронное устройство управления различными объектами с использованием микропроцессоров.

По типу архитектур МК разделяют по принципам совмещения памяти, совмещения разрядов команд и совмещения шин.

Принцип совмещения памяти.

Принстонская архитектура

Структурная схема Принстонской архитектуры представлена на рис. 1.

микропроцессорный память таймер регистр

Рис.1. Принстонская (Фон-Неймановская) архитектура.

Особенность данной архитектуры заключается в принципиальной возможности работы над управляющими программами точно так же как над данными. Это позволяет производит загрузку и выгрузку управляющих программ в произвольное место памяти процессора, которая в этой структуре не разделяется на память программ и память данных. Любой участок памяти может служить как памятью программ, так и памятью данных. Причём в разные моменты времени одна и та же область памяти может использоваться и как память программ и как память данных. Для того, чтобы программа могла работать в произвольной области памяти, её необходимо модернизировать перед загрузкой, то есть работать с нею как с обычными данными. Эта особенность архитектуры позволяет наиболее гибко управлять работой микропроцессорной системы, но создаёт принципиальную возможность искажения управляющей программы, что понижает надёжность работы аппаратуры. Эта архитектура используется в универсальных компьютерах и в некоторых видах микроконтроллеров.

Гарвардская архитектура

В качестве недостатка архитектуры фон Неймана можно назвать возможность непреднамеренного нарушения работоспособности системы (программные ошибки) и преднамеренное уничтожение ее работы (вирусные атаки). В Гарвардской архитектуре принципиально различаются два вида памяти микропроцессора:

Память программ (для хранения инструкций микропроцессора)

Память данных (для временного хранения и обработки переменных)

В Гарвардской архитектуре принципиально невозможно осуществить операцию записи в память программ, что исключает возможность случайного разрушения управляющей программы в случае ошибки программы при работе с данными или атаки третьих лиц. Кроме того, для работы с памятью программ и с памятью данных организуются отдельные шины обмена данными (системные шины), как это показано на рисунке 2.

Рис. 2. Структурная схема гарвардской архитектуры

Эти особенности определили области применения Гарвардской архитектуры. Гарвардская архитектура применяется в микроконтроллерах и в сигнальных процессорах, где требуется обеспечить высокую надёжность работы аппаратуры.

Принцип совмещения разрядов команды

CISC-архитектура

CISC (CompleteInstructionSetComputing) - тип архитектуры процессора с полным набором команд. В данной архитектуре стремятся иметь отдельную машинную команду для каждого возможного (типового) действия по обработке данных.

Черты организации CISC-процессоров:

большое количество различных машинных команд (сотни), каждая из которых выполняется за несколько тактов центрального процессора;

устройство управления с программируемой логикой;

небольшое количество регистров общего назначения;

различные форматы команд с разной длиной;

преобладание двухадресной адресации;

развитый механизм адресации операндов, включающий различные методы косвенной адресации.

CISC-подход, однако, привел к тому, что некоторые команды стало невозможно выполнять чисто аппаратными средствами (при разумной сложности таких средств). В результате в процессорах появились блоки, «на лету» заменяющие наиболее сложные команды последовательностями из более простых команд. Мало того, практика показала, что многие сложные команды при написании программ оказывались просто невостребованны. Наконец, из-за высокой сложности команд и их обилия устройство управления ВМ приходилось строить только на основе программируемой логики, то есть с применением «медленной» управляющей памяти. Последнее обстоятельство существенно ограничивало возможности наращивания тактовой частоты процессора. Все эти факторы привели к повороту в сторону RISC-архитектуры.

RISC-архитектура

RISC (Restricted (Reduced) InstructionSetComputer - компьютер с сокращенным набором команд) - архитектура процессора, в которой быстродействие увеличивается за счет упрощения инструкций так, чтобы их декодирование было более простым, а время выполнения - короче. В процессорах с RISC-архитектурой используется ограниченный набор быстрых команд. Каждая команда RISC-процессора должна выполняться за один машинный такт. Это облегчает повышение тактовой частоты и делает более эффективной суперскалярность (распараллеливание инструкций между несколькими исполнительными блоками). В таких микропроцессорах содержится меньшее количество транзисторов, что снижает их стоимость и энергопотребление. При этом, как правило, повышается их производительность.

Архитектура RISC-процессоров характеризуется наличием команд фиксированной длины, большого количества регистров, операций типа регистр-регистр, а также отсутствием косвенной адресации.

Для технологии RISC характерна сравнительно простая структура устройства управления. Площадь, выделяемая на кристалле микросхемы для его реализации, существенно меньше. Как следствие, появляется возможность разместить на кристалле большое число регистров ЦП. Кроме того, остается больше места для других узлов ЦП и для дополнительных устройств: кэш-памяти, блока арифметики с плавающей запятой, части основной памяти, блока управления памятью, портов ввода/вывода.

Унификация набора команд, ориентация на конвейерную обработку, унификация размера команд и длительности их выполнения, устранение периодов ожидания в конвейере - все эти факторы положительно сказываются на общем быстродействии.

Недостатки RISC прямо связаны с некоторыми преимуществами этой архитектуры. Принципиальный недостаток - сокращенное число команд: на выполнение ряда функций приходится тратить несколько команд вместо одной в CISC. Это удлиняет код программы, увеличивает загрузку памяти и трафик команд между памятью и ЦП. Исследования показали, что RISC-программа в среднем на 30% длиннее CISC-программы, реализующей те же функции.

Хотя большое число регистров дает существенные преимущества, само по себе оно усложняет схему декодирования номера регистра, тем самым увеличивается время доступа к регистрам.

Устройство управления с аппаратной логикой, реализованное в большинстве RISC-систем, менее гибко, более склонно к ошибкам, затрудняет поиск и исправление ошибок, уступает при выполнении сложных команд.

Принцип совмещения шин

Архитектура с Q-шиной

Для этого типа архитектуры МК характерной особенностью является совмещение ШД, ША, ШК . При этом по организации памяти - это архитектура фон-Неймановского типа, а по способу управления - это архитектура с программным управлением, то есть CISC-архитектура. Структурная схема представлена на рис.3.

Рис.3. Структурная схема МК с Q-шиной

При совмещении ШД, ША, ШК в каждом цикле выполнения команды последовательно по Q-шине передаются: адрес команды, команда из ПЗУ, адрес данных, данные в ОЗУ или из ОЗУ. Необходимым условием работы такой структуры является наличие интерфейса (ИФ) в каждом устройстве, подключаемом к Q-шине. ИФ дешифрирует адрес и разрешает работу своего устройства. При этом дополнительно используются служебные сигналы от МП, которые передают признак передачи адреса по Q-шине и признак режима работы - чтение или запись данных во внешние устройства. Совмещение шин позволило уже на начальном этапе развития МП реализовать операции с 16-ти разрядными данными, тогда как другие типы архитектур предполагали использование лишь 4-х и 8-ми разрядных ШД. Достоинством данного типа архитектуры МК является простота в организации МК и возможность наращивания разрядности данных. Недостатком - снижение быстродействия из-за последовательного способа передачи по совмещенной шине адресов, команд и данных.

Архитектура с микрокомандным управлением

Для данного типа архитектуры МК характерными признаками является раздельное существование ШД, ША, ШК (рис.4). При этом по организации памяти - это архитектура гарвардского типа, а по способу управления - это архитектура с микропрограммным управлением, то есть RISC-архитектура. При микрокомандном управлении каждый разряд микрокоманды управляет соответствующим устройством МП. Такой способ управления характеризуется определенной избыточностью, так как большое количество устройств в МП используется крайне редко, а управляющие разряды для них выделены и должны присутствовать в микрокоманде. Но микрокомандное управление позволяет реализовать чтение команды из памяти и выполнение ее за один такт основной тактовой частоты, что обеспечивает реализацию в микроЭВМ и МК с микрокомандным управлением максимальное быстродействие только за счет архитектуры, без учета быстродействия элементов схемы МП.

Рис.4.Архитектура МК с микропрограммным управлением.

Последовательность работы МК следующая: -после включения питания или снятия сигнала “Сброс” УУ формирует на ША начальный адрес программы. Это, как правило, нулевой адрес; -в ПЗУ-МКД читается первая микрокоманда, разряды которой управляют различными устройствами МП; -на выходе ПЗУ-МКД включен регистр-защелка РгМКД, который выполняет привязку фронтов микрокоманды из ПЗУ к фронту тактовой последовательности Т и исключает ложные срабатывания устройств МП; -разряды микрокоманды определяют шину управления ШК; -часть разрядов ШК управляют операционным блоком (ОБ). В результате выполнения операции в ОБ формируются признаки: S-знак результата, Z-нулевой результат, C-перенос, OV-переполнение разрядной сетки; -если реализуется команда условного перехода, то переключатель признаков по управляющим разрядами ШК выбирает соответствующий признак и подает его на вход УУ; -УУ формирует адрес следующей микрокоманды. На структурной схеме не представлено ОЗУ, которое подключается к ШД аналогично УВВ. Особенностью данной архитектуры является то, что все управляющие разряды ШК читаются параллельно, отсутствует фаза дешифрирования управляющего кода и микрокоманда выполняется за один такт. Таким образом реализуется максимально возможное быстродействие МК. Недостатком данного типа архитектуры МК является большие аппаратные затраты и избыточность микрокоманды. Но благодаря открытой архитектуре микрокоманда может иметь сокращенный размер, если количество функций контроллера ограничено.

Архитектура с частичным совмещением шин

Основоположником этого типа архитектуры явилась фирма Intel. Основными характеристиками данной архитектуры является совмещение ШД и ШК, при этом ША существует отдельно.

Рис.5. Архитектура МК с частичным совмещением шин.

По организации памяти - это архитектура фон-Неймановского типа, а по способу управления - это архитектура с программным управлением, то есть с фиксированной системой команд или CISC-архитектура. В каждом цикле выполнения команды по ШД сначала передаются команды, а потом данные. С точки зрения достоинств и недостатков данная архитектура носит промежуточный характер между двумя типами архитектур МК, рассмотренных выше.

МК на базе 8-ми разрядного МП (структурная схема)

Структурная схема МК на базе 8-ми разрядного МП представлена на рис. 6.

Рис.6. Структурная схема МК н абазе 8-ми разрядного МП.

МК включает в себя 8-разрядное АЛУ, ОЗУ программ объемом 64 байта, 8-разрядный регистр команд и 12-разрядный счетчик команд, три 8-разрядных двунаправленных порта ввода/вывода, 8-разрядные регистр-аккумулятор A, таймер/счетчик T и регистр слова состояния PSW. Устройство управления УУ включает тактовый генератор, автомат управления операциями на кристалле и схему связи с внешней средой. Кроме того, МК содержит на кристалле ППЗУ программ объемом 1K байт.

12-разрядный СчК позволяет процессору управлять памятью команд до 4K, поэтому в системе предусмотрена возможность подключения внешней памяти.

Организация работы таймера К1816ВЕ48

Таймер - устройство формирования и измерения временных интервалов. Основой таймера является 8-разрядный счетчик, который работает в двух режимах:

- счет внешних импульсов со входа Т1;

- формирование заданного интервала.

Счетчик работает на инкремент и при переходе из состояния

FF -> 00 формируется импульс запроса на прерывание TF, по которому выполняется переход к подпрограмме обработки прерывания по адресу 007h.

Команды управления таймером следующие:

а) для режима счета внешних импульсов -

MOV T, A ; начальная установка таймера,

STRT CNT ; пуск режима счета внешних импульсов,

MOV A, T ; контроль состояния таймера;

б) для формирования заданного интервала -

MOV T, A ; начальная установка таймера,

STRT T ; пуск таймера.

При расчете временного интервала необходимо учесть, что на счетчик подается импульсная последовательность с частотой FT = FQ/480, где FQ - частота кварцевого резонатора, используемого в тактовом генераторе.

Пример: Сформировать временной интервал T = 10 мс, при FQ= 6 МГц,

Частота тактовых импульсов на входе таймера FT = 6 МГц/480 = 12,5 кГц или TТ = 80 мкс. Число тактов, которые должен выполнить счетчик таймера - NТ = 10мс/80мкс = 125.

Определим код, который необходимо загрузить в счетчик таймера

256 -125 - 1 = 130.

Последовательность команд должна быть следующая:

MOV A, #130

MOV T, A

STRT T.

На рис.7 представлена временная диаграмма формирования временного интервала длительностью 10 мс.

Рис.7. Формирование заданного интервала

МК на базе ОМЭВМ MCS-96

Все микроконтроллеры семейства MCS-96 имеют единую базовую структуру, включающую:

- центральное процессорное устройство (CentralProcessorUnit, CPU);

- внутреннюю память (Internal Memory, IM);

- набор периферийныхустройств (Peripherals);

- контроллер памяти (Memory Controller, MC).

Рис.8. Структура МК семейства MCS-96

К микроконтроллеру может быть подключена внешняя память (ExternalMemory).

В состав процессора входят арифметико-логическое устройство (Arithmetic-LogicUnit, ALU) и регистровое оперативное запоминающее устройство (Register RAM - RRAM).

В ALU по командам программы выполняются арифметические и логические операции. В систему команд кроме арифметических и логических операций входят команды пересылочных операций и команды операций управления. Общее число команд у МК разных типов может быть равным 100, 106, 112 или 120.

Отличительной особенностью ALU микроконтроллеров семейства MCS-96 является отсутствие регистра-аккумулятора. В качестве источника первого операнда и приемника результата может использоваться любой регистр в RRAM, при этом операнд и результат могут иметь разные адреса. В состав ALU входят регистры временного хранения данных, главный счетчик команд (MasterProgramCounter), регистр команд (InstructionRegister) и другие схемы, обеспечивающие выполнение операций и ход программы.

Регистровое оперативное запоминающее устройство используется для хранения данных. В состав RRAM входит массив восьмиразрядных регистров. Число регистров в RRAM у МК разных типов может быть равным 232, 360, 488 или 1000. ALU может обращаться к регистрам RRAM непосредственно или через контроллер памяти.

Внутренняя память микроконтроллера содержит внутреннее постоянное запоминающее устройство (Internal ROM - IROM) и внутреннее оперативное запоминающее устройство (IRAM).

IROM используется для хранения команд программы, констант и специальных данных. Выпускаются МК, у которых IROM отсутствует. В этом случае функции IROM выполняет запоминающее устройство, входящее в состав внешней памяти. Обращение к ячейкам памяти в IROM выполняется только через контроллер памяти.

IRAM используется для хранения данных и команд программы. У некоторых МК IRAM отсутствует. Обращение к ячейкам памяти в IRAM выполняется только через контроллер памяти.

Контроллер памяти управляет процессом обращения к IROM, IRAM и к внешней памяти, а в некоторых случаях - к RRAM. В контроллере памяти расположены вспомогательный счетчик команд (SlaveProgramCounter), стек типа FIFO, имеющий четыре восьмиразрядные ячейки, и другое оборудование, управляющее процессом обращения к памяти. Вспомогательный счетчик команд обеспечивает опережающую выборку кодов команд с их запоминанием в стеке FIFO.

Подключение внешней памяти позволяет расширить объем памяти МК. При отсутствии IROM использование внешней памяти обязательно. Общее число адресов, по которым производится обращение к внутренним регистрам и ячейкам во внутренней и внешней памяти, составляет 64 Кбайта, а у некоторых типов МК может быть увеличено до 1 Мбайта.

Периферийные устройства (ПУ) используются для приема и выдачи данных, событий и аналоговых сигналов, для обслуживания запросов прерываний и контроля правильности работы МК. Микроконтроллеры разных подсемейств имеют разный состав периферийных устройств.

МК семейства MCS-96 являются синхронными цифровыми устройствами. В состав микроконтроллера входит генератор тактовых импульсов. Частота следования тактовых импульсов определяется резонансной частотой внешнего кварцевого резонатора Fosc. Частота Fosc является обобщенной характеристикой быстродействия МК. У микроконтроллеров разных типов максимальное значение частоты может быть равным 10, 12, 16 или 20 МГц.

Защита внутреннего ПЗУ MCS-96

Для защиты памяти от несанкционированного доступа используют биты защиты, при программировании которых блокируется обращение к IROM по командам из внешней памяти. Используют также защитный контрольный код, записанный в IROM. Обращение к памяти разрешается лишь в случае его совпадения с контрольным кодом, вводимым извне.

128 байт ПЗУ, начиная с адреса 2000Н, зарезервированы под системные таблицы. Там должны находится векторы подпрограмм прерываний, так называемый, байт конфигурации кристалла, сигнатура для защиты встроенного ПЗУ от несанкционированного считывания, идентификатор типа кристалла, коды напряжений программирования и т.п. После сброса программа всегда начинает выполняться с адреса 2080h.

Значения байта конфигурации кристалла приведены в таблице1.



Таблица 1. - Байт конфигурации кристалла

CCB.1	CCB.2	Защита
1	1	Защита не установлена. Все режимы разрешены.
0	1	Защита чтения данных. Программирование разрешено. Обращения к памяти разрешены после проверки соответствия ключа безопасности.
1	0	Защита записи данных. Обращения к памяти разрешены после проверки соответствия ключа безопасности. Программирование не разрешено.
0	0	Защита записи и чтения. Обращения к памяти разрешены после проверки соответствия ключа безопасности. Программирование не разрешено.

Ключ безопасности находится в памяти по адресу 2020h - 202Fh. Это 16-битное число. Пользователь должен записать такой же ключ по адресу 4020h - 402Fh, чтобы, в случае обращения к памяти, устройство могло проверить его соответствие.

Регистры специальных функций К1816ВЕ51

Расширенные функциональные возможности ОМЭВМ К1816ВЕ51 потребовали существенно расширить систему команд. В целях ограничения формата команды от 1-го до 3-х байт введено косвенное управление через регистры специальных функций. При этом, с помощью одной команды пересылки данных реализуются все необходимые функциональные возможности ОМЭВМ. При использовании косвенной адресации в команде указывается регистр, в который записывается состояние всех управляющих разрядов. В таблице 2 представлен список всех регистров специальных функций и их функциональное назначение.



Таблица 2. Регистры специальных функций и их назначение

Часть специальных регистров, имеющих адреса кратные 8, допускают использование прямой побитной адресации разрядов в этих регистрах. Порты ввода-вывода данных могут адресоваться как специальные регистры.Порт P0 - двунаправленный с тремя состояниями, стробируемый, когда ввод-вывод данных сопровождается сигналами RD и WR, а порты Р1-Р3 - с фиксированной записью данных. Данные в них не изменяются до следующей команды обращения к эти портам. Порт Р1 - используется только для ввода-вывода данных. Порт Р2 - кроме ввода-вывода данных используется для передачи старшего байта адреса при обращении к внешней памяти. Порт Р3 - кроме ввода-вывода данных используется для ввода-вывода различных сигналов, расширяющих функциональные возможности ОМЭВМ. В таблице 3 приведено функциональное назначение разрядов порта Р3.



Таблица 3. - Функциональное назначение разрядов порта Р3.

Последовательность ввода/вывода данных К1816ВЕ51

При выводе данных содержимое аккумулятора пересылается в соответствующий порт и остается там без изменения до следующей команды вывода. Для команд ввода-вывода используется мнемокод операции MOV с указанием порта и аккумулятора. Отметим типыкоманд ввода-вывода данных:

а) ввод - вывод байта с использованием аккумулятора

б)ввод-вывод бита m порта Pi с использованием признака переноса С

в) логические операции при вводе данных через порты.

В ОМЭВМ К1816ВЕ51 предусмотрено два способа последовательного ввода-вывода данных - синхронный и асинхронный с переменной скоростью обмена данными. В качестве последовательного порта используются разряды порта Р3 - Р3.0 - для приема данных, а Р3.1 - для передачи данных. Последовательный ввод-вывод данных программируется на 4 режима путем записи в регистр SCON управляющего кода, значения разрядов которого следующие:

- SM0, SM1 - режим последовательного ввода-вывода данных;

- SM2 - разрешение многопроцессорной работы;

- REN - прием (при 1) и передача (при 0);

- TB8 - 9-й бит при передачи данных, может быть использован в качестве контрольного бита;

- RB8 - 9-й бит при приеме данных, может быть использован в качестве контрольного бита;

- TI - признак окончания передачи байта из регистра SBUF;

- RI - признак прерывания после приема байта в регистр SBUF.

Передача байта выполняется в следующей последовательности:

a) в управляющем регистре SCON указывается режим последовательного вывода байта, значение 9-го контрольного разряда бита, например

MOV SCON,

#11001000b ;

б) выполняется команда записи в регистр SBUF передаваемого байта

MOV SBUF, A , после чего сразу же начинается последовательная передача байта с выхода Р3.1.

в) после окончания передачи байта формируется признак TI = 1.

Прием байта выполняется в следующей последовательности:

a) в управляющем регистре SCON указывается режим последовательного приема байта и устанавливается разрешение приема REN=1;

б) после обнаружения стартового бита выполняется прием информационного байта в регистр SBUF и контрольного 9-го бита в разряд RB8 регистра SCON;

в) формируется прерывание RI , по которому необходимо сохранить принятый байт .

Отметим режимы последовательного ввода-вывода байта, которые определяются разрядами SM1, SM0:

Режим 0. Синхронный ввод-вывод данных. Последовательный порт работает как сдвиговый регистр, при этом необходимо передавать сигнал синхронизации, так как тактовая последовательность на приеме должна быть синхронизирована с тактовой последовательностью на передачи. Скорость приема-передачи фиксированная и равна до 1000 кбод, так как для передачи используется тактовая частота fT = fQ/12, где fQ - тактовая частота кварцевого генератора.

Режим 1. Асинхронный ввод-вывод данных. Бит ТВ8 не передается. Скорость передачи определяется частотой переполнения таймера, то есть скорость можно задавать программным путем от 100 бод до 62 кбод. Для асинхронной передачи данных характерной особенностью является побайтная передача и наличие стартовой и стоповой посылки .

Режим 2. Асинхронный ввод-вывод данных. Бит ТВ8 передается в качестве контрольного. Скорость передачи в этом режиме фиксированная, равна 375 кбод и определяется использованием тактовой частоты

fT = fQ/32.

Рис.9. - Последовательная асинхронная передача байта в режимах 2 и 3

Режим 3. Асинхронный ввод-вывод данных. Бит ТВ8 передается в качестве контрольного. Скорость передачи в этом режиме определяется частотой переполнения таймера. Записывая в таймер необходимый код, можно задавать требуемую скорость передачи битов.

Размещено на Allbest.ru

...