Архитектура электронных вычислительных машин на базе микропроцессора

Рис. 3.26 Накапливающие сумматоры.

За время суммирования в одном разряде триггер может переключаться до 3 раз. Четвертое переключение необходимо при установке нуля. С этим связан основной недостаток накапливающего сумматора - низкое быстродействие. Однако, если далее к сумме первых двух чисел нужно добавить третье, четвертое число и т.д., то добавление каждого нового числа потребует максимум двух переключений триггера, потому что к началу сложения цифры одно из слагаемых уже находятся в счетчике. В связи с этим проигрыш в скорости при выполнении многократных суммирований по сравнению с комбинационным сумматором получается не слишком большим. В то же время экономия в количестве оборудования получается заметной.

На рис. 3.26, б показан принцип соединения одноразрядных накапливающих сумматоров. Имеющиеся между одноразрядными сумматорами линии задержки исключают возможность наложения во времени сигналов переноса и второго слагаемого.

Регистры. Регистром называют совокупность триггеров, объединенных общими схемами управления, предназначенных для хранения одного двоичного слова (кода). Регистры используются также для выполнения некоторых операций над кодами: сдвиг кода вправо или влево, образование обратного кода и др.

В зависимости от способа ввода и съема информации различают параллельные и последовательные регистры.

В регистрах параллельного действия все разряды кода вводятся и выводятся одновременно. Помимо триггеров в состав регистров входит еще и ряд схем И для управления приемом и выдачей кода (рис. 3.27). Каждый триггер предназначен для запоминания одного разряда кода. Перед записью кода на шину установки нуля подается сигнал, переводящий все триггеры в нулевое состояние. Для записи кода в регистр на схемы И, соединенные с единичными входами подаются цифры ai разрядов кода и сигнал записи информации. Возникающие на выходах схем И сигналы воздействуют на входы установки единицы триггеров; при соответствующие триггеры переводятся в единичное состояние. Для считывания кода записанного в регистре, на схемы И, подключенные к выходам Q триггеров, подается сигнал считывания. При этом сигналы, соответствующие единице, появляются на выходе только тех схем И, для которых .

Параллельные регистры могут быть образованы из триггеров любого типа.

От типа применяемых триггеров будет зависеть лишь способ управления вводом информации.

Последовательные регистры воспринимают информацию через один разряд - входной и выдают ее также через одни разряд называемый выходным. Последовательные регистры состоят из триггеров, соединенных последовательно таким образом, что выходной сигнал предыдущего триггера поступает на вход последующего. Все триггеры управляются общими синхронизирующими импульсами, причем появление импульса на тактовом входе вызывает сдвиг записанной в нем информации на один разряд вправо или влево. Поэтому такие регистры называются регистрами сдвига.

Рис. 3.27 Параллельный регистр.

На рис. 3.28 показана схема регистра позволяющего производить сдвиг кода как в сторону младших разрядов, так и в сторону старших разрядов. Здесь выход Q каждого триггера может быть соединен как со входом D последующего триггера, так и со входом D предыдущего, в зависимости от состояния управляющего сигнала y. При наличии сигнала включается прямая связь между разрядами, а при - обратная. Таким образом при происходит сдвиг в сторону старших разрядов, а при - в сторону младших разрядов. Подобные регистры называются реверсивными регистрами сдвига. Сдвиг информации осуществляется под воздействием тактового импульса.

При построении регистров сдвига применяются триггеры типа R-S, D или J-K.

Сдвигающие регистры применяются также для преобразования параллельного кода в последовательный и наоборот. Для этого каждый разряд регистра должен иметь дополнительный вход для параллельного приема кода. Преобразование последовательного кода в параллельный осуществляется путем одновременного опроса состояний всех триггеров регистра (см. рис. 3.27).

Рис. 3.28 Реверсивный регистр сдвига.

Импульсные счетчики. Импульсный счетчик можно определить как автомат Мура с N состояниями, имеющий один элементарный входной канал. При подаче на вход счетчика сигнала, он переходит в состояние, номер которого на единицу больше номера предыдущего состояния; если же номер состояния является максимальным, то счетчик переходит в нулевое состояние.

При кодировании состояния счетчика обычными двоичными кодами последовательных целых неотрицательных чисел, начиная с нуля, т.е. числами вида 00 … 00, 00 … 01, 00 … 10, 00 … 11 и т.д., импульсный счетчик называется двоичным. Двоичный n-разрядный счетчик имеет различных состояний, каждому из которых соответствует двоичное число в пределах от 0 до .



Рис. 3.29 Двоичный счетчик.

При построении двоичных счетчиков в качестве элементарных автоматов обычно используют двухступенчатые счетные триггеры с дополнительным входом установки нуля.

Двоичный счетчик можно получить, если последовательно соединить выход i-го триггера с T - входом (i+1) - го триггера (рис. 3.29). Если сигнал на вход T - триггера последующего разряда подавать с инверсного выхода триггера предыдущего разряда (рис. 3.30) получим вычитающий счетчик.

При исключении некоторых устойчивых состояний двоичного счетчика можно построить счетчик с коэффициентом пересчета не равным 2n. Такие счетчики называют недвоичными.

Рис. 3.30 Вычитающий двоичный счетчик.

На рис. 3.31 иллюстрируется пример построения счетчика с коэффициентом пересчета равным трем.

Рис. 3.31 Недвоичный счетчик.

Счетчики являются одним из наиболее распространенных узлов цифровых устройств. Существует большое многообразие счетчиков, это и так называемые реверсивные счетчики, способные работать как в режиме сложения, так и в режиме вычитания, и кольцевые, в которых происходит сдвиг единицы из разряда в разряда под действием поступающих на вход импульсов и т.д. Способы построения таких счетчиков основаны на введении в них дополнительных элементов и связей.

1.3 Микропроцессоры и узлы микропроцессорных устройств

Микропроцессор (МП) - это программно управляемое устройство, осуществляющее процесс обработки цифровой информации и управление им, построенное на основе одной или нескольких больших (сверхбольших) интегральных схем.

Этот микроэлектронный прибор стал в последние годы ядром многих электронных систем автоматического регулирования и управления аппаратурой и технологическими процессами, измерительных устройств и устройств отображения и обработки информации.

Такое широкое внедрение микропроцессора в обширный класс устройств обусловлено, в первую очередь, тем, что МП в отличие от традиционных интегральных схем выполняет не одну какую-либо функцию, а набор арифметических и логических функций и, кроме того, экономичен в изготовлении как стандартное изделие в условиях серийного производства.

Первый МП был разработан фирмой Intel inc. в 1973 г. Это был МП с фиксированной длиной слова и системой команд, физически оформленный в виде 4-х разрядной p-МОП большой интегральной схемы с названием I 4004.

Первым, действительно универсальным в рамках широкого круга решаемых задач стал разработанный этой же фирмой МП I 8080. Этот МП имеет довольно большое (64К слов) адресное пространство и универсальную мощную (78 команд) систему команд.

Существует большое количество разновидностей МП, выпускаемых различными фирмами, как отечественными, так и зарубежными, отличающихся друг от друга как по архитектуре, так и по другим различным признакам. Рассмотрим некоторые особенности их построения и функционирования на примере отечественного аналога однокристальной ЭВМ I8051, однокристального микроконтроллера КМ1816BE51.

Микроконтроллер (МК) KM1816BE51 выполнен на основе высокоуровневой n-МОП технологии и выпускается в корпусе, имеющем 40 выводов.

Отечественные и зарубежные фирмы предлагают полный аналог этого МК, выполненный по другим технологиям, например, МК KM1830BE51 (I 87C51) выполнен по К-МОП технологии. На рис. 3.32 показана цоколевка корпуса МК51 и имена выводов.

Для работы МК51 требуется один источник электропитания +5В. Через 4 программируемых порта ввода/вывода МК51 взаимодействует с внешними устройствами в стандарте ТТЛ - схем с тремя состояниями выхода.

Рис. 3.32 Цоколевка корпуса МК 51 и имена выводов

В состав МК51 входят: 8-битное АЛУ; ПЗУ емкостью 4 Кбайт; ОЗУ емкостью 128 байт; два 16-битных таймера/счетчика; последовательный порт с максимальной скоростью приемопередачи в асинхронном режиме - 375 Кбит/сек; двухуровневая система прерываний от 5 источников; 32 двунаправленные программируемые линии ввода/вывода. Имеется возможность расширения памяти программ и внешней памяти данных. Отличительной особенностью системы команд МК51 является наличие быстрых команд деления и умножения, возможность логической обработки отдельно адресуемых бит, развитая система условных ветвлений. При тактовой частоте 12 МГц большинство команд выполняется за 1-2 мкс.

Приведем краткое описание выводов МК51:

- отключение резидентной памяти программ / дополнительное питание +21В в режиме программирования резидентной ПЗУ;

GND - общая точка, земля;

+5В - основное напряжение питания +5В;

RST/UPD - системный сброс / аварийное питание +5В в режиме пониженного энергопотребления;

- строб адреса внешней памяти (используется для фиксации на внешнем регистре младшей половины адреса внешней памяти) / строб программирования резидентной памяти программ;

- разрешение внешней памяти программ; является стробом чтения;

XTAL1, XTAL2 - вход и выход внутреннего синхрогенератора; служат для подключения кварцевого резонатора, допускается также подача внешнего синхросигнала на вывод XTAL2 при заземлении XTAL1;

(P0.0 ... P0.7), (P1.0 ... P1.7), (P2.0 ... P2.7), (P3.0 ... P3.7) - 32 индивидуально программируемые двунаправленные линии ввода/вывода портов 0, 1, 2, 3; линии порта 0 и 2 используются также при обращении к внешней памяти, линии порта 3 могут использоваться как линии специального назначения.

Основу структурной схемы МК51 (рис. 3.33) образует внутренняя двунаправленная 8-битная шина, которая связывает между собой все основные узлы и устройства: резидентную память, АЛУ, блок регистров специальных функций (РСФ), устройство управления и порты ввода/вывода.

Рис. 3.33 Структурная схема МК 51

Рассмотрим основные элементы структуры и особенности организации вычислительного процесса в МК51.

АЛУ.

8-битное АЛУ может выполнять арифметические операции сложения, вычитания, умножения, деления, логические операции И, ИЛИ, исключающее ИЛИ, а также операции циклического сдвига, сброса, инвертирования и т.п. В АЛУ имеются регистры временного хранения операндов Т1 и Т2, схемы десятичной коррекции, формирования признаков результата операции. Важной особенностью АЛУ является его способность оперировать с битами. Отдельные программно доступные биты (флаги) могут быть установлены, сброшены, инвертированы, переданы и проверены в логических операциях. Эта способность АЛУ оперировать с битами столь важна, что можно говорить о наличии в нем “Булевского процессора”.

Таким образом, АЛУ может оперировать с четырьмя типами информационных объектов: Булевскими (1 бит), цифровыми (4 бита), байтными (8 бит) и адресными (16 бит).

При выполнении многих команд в АЛУ формируется ряд признаков операции (флагов), которые фиксируются в регистре слова состояния процессора PSW.

На рис. 3.34 показан формат PSW.

Функции аккумулятора “Булевского процессора” выполняет флаг переноса (С). АЛУ не управляет флагами селекции банка регистров (RS1, RS0). Их состояние полностью определяется прикладной программой, у которой имеется возможность выбора одного из четырех регистровых банков. Хотя процессор в МК51 и имеет в своей основе аккумулятор, он может выполнять множество команд и без его участия.

Например, данные могут быть переданы из любой ячейки резидентной памяти данных в любой регистр, или любой регистр может быть загружен непосредственным операндом и т.д. Многие логические операции также могут быть выполнены без участия аккумулятора.

Восьмибитный регистр - указатель стека SP может адресовать любую область резидентной памяти данных. Его содержимое инкрементируется прежде, чем данные будут запомнены в стеке, и декрементируется после извлечения данных из стека.

Подобный способ адресации элементов стека называют преинкрементным - постдекрементным.



Рис. 3.34 Формат PSW

C - флаг переноса / заема, устанавливается и сбрасывается при выполнении арифметических, логических и некоторых команд пересылки;

AC - флаг вспомогательного переноса, формируется при выполнении команд сложения и вычитания и сигнализирует о переносе / заеме в бите 3;

F0 - программный флаг общего назначения;

OV - флаг переполнения, формируется при выполнении арифметических команд, принимает единичное значение при возникновении переполнения, т.е. при выходе результата за диапазон -128 ... +127;

P - флаг паритета, формируется в каждом цикле любой команды и постоянно фиксирует нечетное (1) / четное (0) значение числа единиц в аккумуляторе;

RS1, RS0 - программно управляемые флаги выбора рабочего банка регистров 00 - банк 0 (00H?07H); 01 - банк 1 (08H?0FH); 10 - банк 2 (10H?17H); 11- банк 3 (18H?1FH)

Двухбайтный регистр указатель данных DPTR обычно используется как источник 16-битного адреса при обращении к внешней памяти. Командами МК51 этот регистр может быть использован или как 16-битный регистр, или как два независимых 8-битных регистра (DPH и DPL).

Устройство управления и синхронизации.

Кварцевый резонатор, подключаемый к выводам XTAL1 и XTAL2, управляет работой внутреннего генератора, который, в свою очередь, формирует системные сигналы синхронизации.

Устройство управления МК51 на основе сигналов синхронизации формирует машинный цикл, равный 12 периодам синхросигнала или 6 состояниям первичного управляющего автомата (S1-S6). Каждое состояние управляющего автомата содержит 2 фазы (P1, P2). В фазе P1, как правило, выполняется операция в АЛУ, а в фазе P2 осуществляется межрегистровая передача. Весь машинный цикл состоит из 12 фаз, начиная с фазы S1P1 и заканчивая фазой S6P2. Внешним наблюдаемым сигналом, кроме сигнала генератора, является сигнал строба адреса внешней памяти (ALE), который формируется дважды за один машинный цикл (S1P2?S2P1 и S4P2?S5P1) и используется для управления процессом обращения к внешней памяти (рис. 3.35).

Большинство команд МК51 выполняется за один или два машинных цикла. Только команды деления и умножения требуют четырех машинных циклов. При частоте резонатора 12 МГц время машинного цикла составляет одну микросекунду.

Резидентная память МК51.

ОЗУ и ПЗУ, размещенные на кристалле МК51 (резидентная память), физически и логически разделены, имеют различные механизмы адресации, работают под управлением различных сигналов и выполняют разные функции. Резидентное ПЗУ имеет емкость 4 Кбайт и предназначено для хранения команд, констант, таблиц перекодировки и т.п. МК51 имеет 16-битную шину адреса, на которую имеют выход счетчик команд РС и регистр-указатель данных DPTR. Последний выполняет функции базового регистра при косвенных переходах по программе и используется при чтении констант из памяти программ.

Резидентная память данных предназначена для хранения переменных прикладной программы, адресуется одним байтом и имеет емкость 128 байт.

В начале адресного пространства (00H?1FH) резидентной памяти данных располагается 4 регистровых банка по 8 регистров в каждом. Далее (20Н?2FH) размещается область программных флагов (до 128), которые могут быть использованы по усмотрению разработчика. Начиная с адреса 30Н и до конца адресного пространства (7FH) размещается свободная зона, используемая для хранения данных и/или в качестве стека. Приведенное распределение не является обязательным. Например, с целью расширения свободной зоны разработчик может отказаться от использования двух старших регистровых банков и области программных флагов. В этом случае свободная область резидентной памяти данных расширяется с 80 до 112 байт.

Рис. 3.35 Временные диаграммы доступа к внешним: а) ПЗУ; б) ОЗУ

Таблица 3.16 Регистры специальных функций.

Имя	Наименование	Адрес
ACC*	Аккумулятор	0E0H
B*	Регистр-расширитель аккумулятора	0F0H
PSW*	Слово состояния программы	0D0H
SP	Регистр-указатель стека	81H
DPТR	Регистр-указатель данных (DPH)	83H
	(DPL)	82H
P0*	Порт 0	80H
P1*	Порт 1	90H
P2*	Порт 2	0A0H
P3*	Порт 3	0B0H
IP*	Регистр приоритетов	0B8H
IE*	Регистр разрешения прерываний	0A8H
TMOD	Регистр режима таймера/счетчика	89H
TCON*	Регистр управления / состояния таймера	88H
TH0	Таймер 0 (старший байт)	8CH
TL0	Таймер 0 (младший байт)	8AH
TH1	Таймер 1 (старший байт)	8DH
TL1	Таймер 1 (младший байт)	8BH
SCON*	Регистр управления / состояния УАПП	98H
SBUF	Буфер приемопередатчика	99H
PCON	Регистр управления мощностью	87H

Примечание: Регистры, имена которых отмечены звездочкой (*), допускают адресацию отдельных бит.

К адресному пространству резидентной памяти данных примыкает пространство регистров специальных функций, перечисленных в табл. 3.16.

Хотя резидентная память данных и регистры специальных функций имеют единое адресное пространство, однако механизмы их адресации различаются.

Резидентная память данных допускает прямую и косвенную, а регистры специальных функций - только прямую адресацию.

Внешняя память МП-системы.

ОЗУ, так же, как и ПЗУ, может быть расширено до 64 Кбайт путем подключения внешних БИС памяти. Доступ к внешнему ПЗУ осуществляется при помощи управляющего сигнала , который выполняет функцию строб - сигнала чтения. Доступ к внешнему ОЗУ обеспечивается управляющими сигналами и .

При обращении к внешнему ПЗУ всегда используется 16-битный адрес. Доступ к внешнему ОЗУ возможен с использованием 16-битного или 8-битного адреса. В случае использования 16-битного адреса старший байт адреса появляется (и сохраняется неизменным в течение одного цикла записи или чтения) на выводах порта 2.

Если очередной цикл внешней памяти следует не сразу же за предыдущим циклом внешней памяти, то неизменное содержимое регистра-защелки порта 2 восстанавливается в следующем цикле. Если используется 8-битный адрес, то состояние порта 2 остается неизменным.

Через порт 0 в режиме временного мультиплексирования осуществляется выдача младшего байта адреса и передача байта данных. Сигнал ALE стробирует запись младшего байта адреса во внешний регистр. Затем в цикле записи выводимый байт данных появляется на внешних выводах порта 0 перед появлением сигнала . В цикле чтения вводимый байт данных принимается в порт 0 по фронту сигнала . При любом обращении к внешней памяти устройство управления МК51 загружает в регистр-защелку порта 0 константу 0FFH, стирая прежнюю информацию.

Временные диаграммы на рис. 3.35 иллюстрируют процесс генерации управляющих сигналов при обращении к внешней памяти.

Необходимо отметить, что цикл обращения к внешнему ПЗУ занимает половину машинного цикла (т.е. 0,5 мкс), а цикл доступа ОЗУ - полный машинный цикл (1,0 мкс).

Порты ввода/вывода МК51.

Микроконтроллер имеет 4 восьмибитных порта ввода/вывода Р0, Р1, Р2 и Р3. Каждый разряд любого порта может быть индивидуально настроен на ввод или вывод. Для настройки разряда на ввод необходимо в соответствующий бит порта записать 1. Каждый разряд порта содержит D-триггер, буфер чтения состояния триггера и состояния линии ввода/вывода, а также выходной каскад (рис. 3.36).

В тех случаях, когда порт является одновременно операндом и местом назначения результата, устройство управления автоматически реализует специальный режим, который называется “чтение - модификация - запись”. Этот режим обращения предполагает ввод сигналов не с внешних выводов порта, а из его буферного регистра (из D-триггеров), что исключает влияние нагрузки, подключенной к выводу, на правильность считывания ранее выведенной информации.

Выходы портов 1, 2, 3 имеют схему внутренней “подпитки” через транзистор Т3. Эти порты часто называют “квазидвунаправленными” в отличие от двунаправленного порта 0, который такой схемы “подпитки” не имеет.

Выходной транзистор Т2 открыт во время, пока D-триггер данного разряда порта находится в состоянии 0. В отличие от Т2 транзистор Т1 открывается на короткое время (S1P1 и S1P2) только при переключении разряда из состояния 0 в состояние 1. Тем самым достигается быстрый заряд паразитной выходной емкости. В дальнейшем Т1 закрыт, и уровень 1 поддерживается через Т3, включенный как сопротивление. Ток короткого замыкания выхода на землю в этом состоянии равен 0,25 мA, тогда как при открытии Т1 ток достигает величины 30 мА.

Порт 0 имеет ту особенность, что в нормальных операциях ввода/вывода его выходной транзистор Т1 остается всегда закрытым (Т1 открывается только в случае передачи через порт 0 единичного уровня при обращении к внешней памяти). Таким образом, выходы порта 0 являются выходами типа “открытый коллектор”. Кроме обычного ввода/вывода порты 0 и 2 используются в циклах обращения к внешней памяти. По завершении такого цикла порт 2 восстанавливает свое состояние, а в порт 0 записывается код 0FFH.

Каждая линия порта 3 имеет свою альтернативную функцию (рис. 3.32). Отметим, что для нормальной работы альтернативной функции в соответствующий разряд порта 3 должна быть записана 1.

Выходы портов 1, 2 и 3 могут нагружаться на 4-ТТЛ входа микросхем серии К555, а порта 0 - на 8 входов. Кроме того, линии порта 0 могут использоваться как входы с очень высоким входным сопротивлением (входные токи линий портов 1, 2 и 3 составляют около 0,25 мА при нулевом входном сигнале).

Рис.3.36 Схемотехника портов ввода/вывода:

а) схема одного разряда буферного регистра порта; б) схема выходного

каскада порта.

Таймер/счетчик.

Два программируемых 16-битных таймера/счетчика (Т/С0 и Т/С1) могут быть использованы в качестве таймеров или счетчиков внешних событий. При работе в качестве таймера, содержимое Т/С инкрементируется в каждом машинном цикле (МЦ), т.е. каждые 12 периодов синхросигнала.

Рис. 3.37 Регистр режима таймера/счетчика:

 GATE - управление внешней блокировко Т/С, при установке разрешает внешнему входу блокировать счет Т/С, при этом единичное значение входа разрешает счет, нулевое - запрещает;

С/Т - выбор режима работы Т/С: 0 - таймер; 1 - счетчик;

М1, М0 - выбор одного из четырех режимов работы: 00 - режим 0, 01 - режим 1, 10 - режим 2, 11 - режим 3.

При работе в качестве счетчика, содержимое Т/С инкрементируется под воздействием перехода из 1 в 0 внешнего сигнала, подаваемого на соответствующий (Т0, Т1) вывод МК51. Так как на распознавание перехода требуется два МЦ, то максимальная частота переключения входных сигналов равна 1/24 тактовой частоты МК51 при длительности единичного импульса не менее одного МЦ.

Для управления режимами работы Т/С и для организации взаимодействия таймеров с системой прерывания используется 2 регистра специальных функций (TMOD и TCON), описание которых приводится на рис. 3.37 и рис. 3.38 соответственно. Как следует из описания управляющих бит TMOD, для обоих Т/С режимы работы 0, 1 и 2 одинаковы. Режимы 3 для Т/С0 и Т/С1 различны. Рассмотрим кратко работу Т/С во всех четырех режимах.

Рис. 3.38 Регистр управления/состояния таймера/счетчика:

TF1, TF0 - флаги переполнения Т/С1 и Т/С0, устанавливаются при переполнении Т/С, сбрасываются при входе в подпрограммы обслуживания прерывания;

TR1, TR0 - управление пуском/остановом Т/С1 и Т/С0, 1- счет, 0 - останов;

IE1, IE0 - флаг внешнего прерывания устанавливается при переходе сигнала из 1 в 0 на выходах входах и , сбрасывается при выходе из подпрограммы обслуживания прерывания;

IT1, IT0 - управление типом прерывания; прерывание фиксируется: 1 - по спаду, 0 по нулю на входах и .

Режим 0. Перевод любого Т/С в режим 0 делает его похожим на 8-битный счетчик, на входе которого подключен 5-битный предделитель. Работу Т/С1 в режиме 0 иллюстрирует рис. 3.39, а. В этом режиме таймерный регистр имеет разрядность 13 бит. При переходе из состояния “все единицы” в состояние “все нули” устанавливается флаг прерывания от таймера (TF1). Синхросигнал поступает на вход Т/С, когда управляющий бит TR1 установлен, и либо управляющий бит GATE (управление блокировкой) равен 0, либо на внешнем выводе запроса прерывания присутствует уровень 1.

Режим 1. Работа любого Т/С в режиме 1 такая же, как и в режиме 0, за исключением того, что таймерный регистр имеет разрядность 16 бит.

Режим 2. В режиме 2 работа организована таким образом, что переполнение (переход из состояния “все единицы” в состояние “все нули”) 8-битного счетчика TL1 приводит не только к установке флага TF1 (рис. 3.39, б), но и автоматически перезагружает в TL1 содержимое старшего байта (ТН1) таймерного регистра, которое предварительно было задано программным путем. Перезагрузка оставляет содержимое ТН1 неизменным.

Режим 3. В режиме 3 Т/С1 и Т/С0 работают по-разному. В режиме 3 Т/С1 останавливается и сохраняет неизменным свое текущее содержимое. Иными словами, эффект такой же, как и при сбросе управляющего бита TR1.

Работу Т/С0 в режиме 3 иллюстрирует рис. 3.39, в. В режиме 3 TL0 и TH0 функционирует как 2 независимых 8-битных Т/С. Работу TL0 определяют управляющие биты Т/С0. Работу ТН0, который может выполнять только функции таймера, определяет управляющий бит TR1. При этом ТН0 использует флаг переполнения TF1.

Режим 3 используется в тех случаях, когда требуется наличие дополнительного 8-битного Т/С. Можно считать, что в режиме 3 МК51 имеет в своем составе 3 таймера/счетчика. Работа Т/С0 в режиме 3 ограничивает функциональные возможности Т/С1, который при этом однако может использоваться, например, для задания скорости приемопередачи последовательного порта или для других целей, не требующих прерываний от таймера.

Последовательный интерфейс.

Через универсальный асинхронный приемопередатчик (УАПП) осуществляется прием и передача информации, представленной последовательным кодом (младшими битами вперед), в полном дуплексном режиме обмена.

В состав УАПП, называемый часто последовательным портом, входят принимающий и передающий сдвигающие регистры, а также специальный буферный регистр (SBUF) приемопередатчика.

Последовательный порт МК51 может работать в 4-х различных режимах. Выбор режима осуществляется через регистр управления / состояния (SCON) УАПП (рис. 3.40).

Режим 0. В этом режиме информация (8 бит) и передается и принимается через вход приемника (RXD). Через выход передатчика (TXD) выдаются импульсы сдвига, которые сопровождают каждый бит. Частота приемопередачи равна 1/12 тактовой частоты.

Режим 1. В этом режиме передаются через TXD или принимаются из RXD 10 бит информации: старт-бит (0), 8 бит данных и стоп-бит (1). Скорость приемопередачи задается Т/С1.

Режим 2. В этом режиме через TXD передаются или из RXD принимаются 11 бит информации: старт-бит, 8 бит данных, программируемый 9-й бит и стоп-бит. Например, для повышения достоверности передачи путем контроля по четности, в 9-й бит может быть программно помещено значение флага паритета из PSW.



Рис. 3.39 Режимы работы таймера/счетчика:

а) Т/С1 в режимах 0 и 1; б) Т/С1 в режиме 2; в) Т/С0 в режиме 3

Рис. 3.40 Регистр управления / состояния УАПП:

SM0, SM1 - управление режимом работы: 00 - режим 0, 01 - режим 1, 10 - режим 2, 11 - режим 3;

SM2 - если 1, то флаг RI не будет устанавливаться при приеме тех символов, у которых 9-й бит данных (для режимов 2 и 3) или стоп-бит (режим 1) равен 0;

REN - разрешение приема: 1 - разрешение, 0 - запрет;

ТВ8 - 9-й передаваемый бит данных;

RB8 - 9-й принятый бит данных;

TI, RI - флаги прерывания передатчика и приемника

Режим 3. Режим 3 совпадает с режимом 2 во всех деталях за исключением частоты приемопередачи, которая задается Т/С1.

В режимах 1, 2 и 3 скорость приемопередачи зависит от бита SMOD регистра управления мощностью PCON (рис. 3.41) и определяется выражениями:

;

.

Прерывание от таймера 1 в этом случае должно быть заблокировано. Сам Т/С1 может работать и как таймер, и как счетчик событий в любом из 3-х режимов.

Однако наиболее удобно использовать режим таймера с автоперезагрузкой. В этом случае

.

Во всех четырех режимах работы передача из УАПП инициируется любой командой, в которой буферный регистр SBUF указан как получатель байта. Прием в УАПП в режиме 0 осуществляется при условии, что RI=0 и REN=1. В режимах 1, 2, 3 прием начинается с приходом старт-бита в том случае, если REN=1.



Рис. 3.41 Регистр управления мощностью:

SMOD - управление скоростью приемопередачи УАПП;

GF1, GF0 - программные флаги общего назначения;

PD - управление энергопотреблением: 1 - пониженное, 0 - нормальное энергопотребление;

IDL - бит холостого хода, при IDL=1 МК переходит в режим холостого хода.

В бите ТВ8 программно формируется значение 9-го передаваемого бита данных в режимах 2 и 3. В бите RB8 фиксируется (в режимах 2 и 3) 9-й принимаемый бит данных. В режиме 1, если SM2=0, в бит RB8 заносится стоп-бит. В режиме 0 бит RB8 не используется.

Флаг прерывания передатчика TI (приемника RI) устанавливается аппаратно в конце периода передачи (приема) 8-го бита данных в режиме 0 и в начале (середине) периода передачи (приема) стоп-бита в режимах 1, 2 и 3. Соответствующая подпрограмма обслуживания прерывания должна сбрасывать бит TI (RI).

В режимах 1, 2 и 3 прием начинается при обнаружении перехода сигнала на входе RXD из состояния 1 в состояние 0. Для этого под управлением внутреннего счетчика вход RXD опрашивается 16 раз за период следования бита. Как только переход из 1 в 0 при входе RXD обнаружен, так внутренний счетчик по модулю 16 сбрасывается и перезапускается для выравнивания его переходов с границами периодов представления принимаемых бит.

Таким образом, каждый период представления бита делится на 16 интервалов с помощью внутреннего счетчика. В состояниях 7, 8 и 9 счетчика производится опрос сигнала на входе RXD. Считанное значение принимаемого бита - это то, которое было получено по меньшей мере дважды из трех замеров (мажоритарное голосование 2 из 3-х). Если значение, принятое в первом такте (предполагаемый старт-бит) не равно 0, то блок управления приемом вновь возвращается к поиску перехода из 1 в 0. Этот механизм обеспечивает подавление ложных (сбойных) старт-бит.

Система прерываний.

Упрощенная структура системы прерываний показана на рис. 3.42. маскирование и присвоение приоритетов осуществляется программно через специальные регистры разрешения прерываний (IE) и управления приоритетами (IP). Форматы этих регистров приведены на рис. 3.43 и 3.44. Всего существует 5 источников прерываний и два уровня приоритетов (высший и низший). Флаги внешних прерываний (IE0, IE1) и биты выбора типа внешних прерываний располагаются в регистре TCON (рис. 3.38).

Сброс флагов IE1 и IE0 выполняется в том случае, если прерывание было вызвано по переходу (заднему фронту сигнала запроса).

Если же прерывание вызвано нулевым уровнем входного сигнала, то сбросить флаг IE должна соответствующая подпрограмма обслуживания прерывания путем воздействия на источник прерывания.

Флаги запросов прерывания от таймеров TF0 и TF1 сбрасываются автоматически при передаче управления подпрограмме обслуживания. Флаги запросов прерываний от УАПП (RI и TI) должны сбрасываться соответствующими подпрограммами. Система прерываний сформирует аппаратно вызов соответствующей подпрограммы обслуживания, если она не заблокирована одним из следующих условий:

1) в данный момент обслуживается запрос прерывания равного или более высокого уровня приоритета;

2) текущий машинный цикл не последний в цикле выполняемой команды;

3) выполняется команда RETI или команда, связанная с обращением к регистрам IE и IP.



Рис. 3.42 Структура системы прерываний

При этом в стек загружается адрес точки возврата в основную программу.

Подпрограмма обслуживания прерывания должна обязательно заканчиваться командой возврата RETI, которая сообщает системе прерываний, что обслуживание данного прерывания закончено.

Рис. 3.43 Регистр разрешения прерываний:

ЕА - бит общего разрешения: 0 - все прерывания замаскированы, 1 - каждый источник разрешается своим собственным битом IE.X;

ES - разрешение прерываний от УАПП;

ET1, ET0 - разрешение прерывания от Т/С1, Т/С0;

EX1, EX0 - разрешение прерывания от , .



Рис. 3.44 Регистр управления приоритетами:

PS - бит приоритета УАПП;

РТ1, РТ0 - биты приоритетов Т/С1 и Т/С0;

РХ1, РХ0 - биты приоритетов и ;

бит = 1 - высший приоритет, 0 - низший.

Сброс, режим холостого хода и режим пониженного энергопотребления.

Сброс. Сброс МК51 осуществляется путем подачи на вход RST сигнала 1. Для уверенного сброса МК51 этот сигнал 1 должен быть удержан на входе RST по меньшей мере в течение двух машинных циклов (24 - периодов синхросигнала). Квазидвунаправленные буферные схемы внешних выводов ALE и находятся при этом в режиме ввода. Под воздействием сигнала RST сбрасывается содержимое регистров: PC, ACC, B, PSW, DPTR, TMOD, TCON, T/C0, T/C1, IE, IP и SCON, в регистре PCON сбрасывается только старший бит, в регистр указатель стека загружается код 07 Н, а в порты Р0-Р3 - коды 0FFH. Состояние регистра SBUF - неопределенное. Сигнал RST не воздействует на содержимое ячеек ОЗУ. Когда включается электропитание, содержимое ОЗУ неопределенно, за исключением операции возврата из режима пониженного энергопотребления.

Для автоматического формирования сигнала RST при включении электропитания необходимо между входом RST и +5В включить конденсатор емкостью 10 мкФ, а между RST и GND - резистор сопротивлением 8,2 кОм.

Режим холостого хода. Любая команда, по которой установится управляющий бит IDL (PCON.0) в регистре управления мощностью (рис. 3.41), переведет МК51 в режим холостого хода. При этом продолжает работу внутренний генератор синхросигналов. Все регистры сохраняют свое значение. На выводах всех портов удерживается то логическое состояние, которое на них было в момент перехода в режим холостого хода. На выводах ALE и формируется уровень 1.

Выйти из режима холостого хода можно по прерыванию. Любой из разрешенных сигналов прерывания приведет к аппаратному сбросу бита IDL и прекратит тем самым режим холостого хода. После исполнения команды RETI (выход из подпрограммы обслуживания прерывания) будет исполнена команда, которая следует в программе за командой, переведшей МК51 в режим холостого хода.

Режим пониженного энергопотребления. Перевод МК51 в этот режим возможен по команде, которая установит бит PD в регистре управления мощностью. В этом режиме блокируется генератор синхросигналов, содержимое ОЗУ и регистров специальных функций сохраняется, а на выходных контактах портов удерживаются значения, соответствующие содержимому их регистров. Выходы сигналов ALE и сбрасываются. Аварийное питание МК будет осуществляться по входу RST/UPD, при этом основное напряжение электропитания (+5В) может быть снято. После восстановления уровня основного питания (+5В), аварийное питание должно быть удержано еще на 2 машинных цикла для отработки МК функций системного сброса.

Режим загрузки и верификации прикладных программ.

Под воздействием внешних электрических сигналов МК51 может быть электрически запрограммирован или, иными словами, в ПЗУ МК могут быть загружены объектные коды прикладной программы. Содержимое ПЗУ МК может быть уничтожено выдержкой под ультрафиолетовым источником света (стирание) для последующего перепрограммирования. МК имеет средство защиты, обеспечивающее невозможность прочтения содержимого ПЗУ в конечном изделии и, следовательно, сохранение профессиональных секретов разработчика прикладного программного обеспечения.

Загрузка программы в ПЗУ. В режиме программирования МК51 должен работать на пониженной частоте (с резонатором 4?6 МГц). Адрес ячейки ПЗУ, в которую должен быть загружен байт прикладной программы, подается на выводы порта 1 и выводы Р2.0?Р2.3 порта 2. При этом загружаемый байт поступает в МК через порт 0. Выводы Р2.4?Р2.6 и должны быть заземлены, а на выводы Р2.7 и RST необходимо подать уровень логической 1. На входе поддерживается уровень +5В, но перед моментом загрузки байта он должен быть повышен до 21В. В это время уровень на входе должен быть не менее чем на 50 мс сброшен в 0. После этого напряжение на входе возвращается к уровню +5В. Источник напряжения +21В (UPP) должен быть стабилизирован, т.к. превышение предельного значения +21,5В приводит к необратимым повреждениям ПЗУ.

Запись бита защиты. Бит защиты ПЗУ, будучи установлен, запрещает доступ к ПЗУ любыми внешними средствами. Процедура записи бита защиты такая же, как и при загрузке программ в ПЗУ, но на вывод Р2.6 должен подаваться уровень 1. Сигналы на выводах портов Р0, Р1 и Р2.0-Р2.3 могут быть в любом состоянии. Однажды установленный бит защиты можно сбросить только путем полного стирания ПЗУ.

Верификация программ. Если бит защиты не запрограммирован, то содержимое ПЗУ может быть прочитано с целью проверки правильности загрузки прикладной программы, либо по ходу программирования, либо после окончания программирования МК51. Доступ к ячейкам ПЗУ осуществляется так же, как и при программировании ПЗУ, за исключением того, что на вывод Р2.7 подается сигнал 0, используемый в качестве строб-сигнала чтения.

Стирание ПЗУ. Для стирания содержимого ПЗУ МК следует поместить под источник ультрафиолетового излучения с длиной волны менее 4000 ангстрем. После стирания в матрице ПЗУ содержатся все единицы.

Система команд МК51 состоит из 111 базовых команд. Большинство команд (94) имеют формат 1 или 2 байта и выполняются за 1 или 2 машинных цикла (99 команд). МК обрабатывает операнды 4-х типов: биты, 4-битные цифры, байты и 16-битные слова. Для доступа к данным используется 4 способа адресации: прямая, непосредственная, косвенная и неявная.

Ассемблер ASM51 допускает использование символических имен регистров специальных функций и портов, приведенных в табл. 3.16, а также их отдельных бит.

Таблица 3.17 Команды, модифицирующие флаги в PSW

Команды	Флаги
ADD	C, OV, AC
ADDC	C, OV, AC
SUBB	C, OV, AC
MUL	C=0, OV
DIV	C=0, OV
DA	C
RRC	C
RLC	C
SETB C	C=1
CLR C	C=0
CPL C
ANL C, b	С
ANL C, /b	С
ORL C, b	С
ORL C, /b	С
MOV C, b	С
CJNE	С

Символическое имя бита имеет следующую структуру:

<имя регистра специальных функций или порта>.<номер бита>

Например, имя АСС.5 определяет 5-й бит аккумулятора.

Команды, модифицирующие флаги результата в PSW, приведены в табл. 3.17, значение флага паритета Р напрямую зависит от содержимого аккумулятора. Кроме того, флаги могут изменяться при выполнении команд, в которых местом назначения определено PSW.

При описании отдельных команд МК51 приняты следующие сокращения:

А - аккумулятор (неявная адресация);

ad - прямой 8-битный адрес байта ОЗУ (0-127), порта или регистра специальных функций (конкретные значения адресов регистров специальных функций приведены в табл. 3.16);

add - прямой 8-битный адрес назначения;

ads - прямой 8-битный адрес источника;

ad 11 - прямой 11-битный адрес передачи управления;

ad 16 - прямой 16-битный адрес передачи управления;

ad 16h - старший байт прямого 16-битного адреса;

ad 16l - младший байт прямого 16-битного адреса;

bit - прямой 8-битный адрес бита или флага, адреса конкретных бит и флагов приведены на рис. 3.45;

#d - 8-битный непосредственный операнд (константа);

#d16 - 16-битный непосредственный операнд (константа);

#d16h - старший байт 16-битного непосредственного операнда;

#d16l - младший байт 16-битного непосредственного операнда;

i - бит в коде операции (КОП), определяющий регистр косвенного адреса: i=0, 1 (R0, R1);

PC - программный счетчик или счетчик команд;

rel - 8-битный относительный адрес передачи управления в пределах -128...+127 байт относительно адреса команды, следующей за командой перехода, ASM 51 позволяет вместо rel указывать метку перехода;

Ri - обобщенное имя регистра косвенного адреса (R0 или R1);

Rn - обобщенное имя рабочего регистра (n=0??7);

rrr - 3-битное поле в коде операции, определяющее регистр общего назначения (R0R7);

SP - указатель стека;

(a) - префикс косвенной адресации;

# - префикс непосредственного операнда;

Рис. 3.45 Карта адресуемых бит: а) в ОЗУ; б) в регистрах специальных функций

- содержимое регистра или ячейки памяти с именем Y (прямая адресация);

((Y)) - содержимое ячейки памяти, адресуемой содержимым Y (косвенная адресация).

Кроме этого, при написании исходного текста программ для МК51 удобно пользоваться следующими обозначениями, принятыми в ассемблере ASM51:

¤- текущее содержимое счетчика команд МК;

В - суффикс двоичного кода;

Н - суффикс шестнадцатеричного кода;

HIGH - логическая операция выделения старшего байта из d16 при ассемблировании;

LOW - логическая операция выделения младшего байта из d16 при ассемблировании;

AND - логическая операция “конъюнкция” при ассемблировании;

NOT - логическая операция “инверсия” при ассемблировании;

OR - логическая операция “дизъюнкция” при ассемблировании.

Все команды МК51 по формату, типу операндов, способу адресации и передачи управления можно разделить на 13 типов, представленных на рис. 3.46.

Рис. 3.46 Типы команд МК51

Далее в табличной форме приводится описание системы команд, разбитой на 5 групп: передачи данных (табл. 3.18), арифметических операций (табл. 3.19), логических операций (табл. 3.20), операций с битами (табл. 3.21) и передачи управления (табл. 3.22).

Для каждой команды приводится мнемокод, код операции, тип (Т) команды (согласно рис. 3.46), формат (Б) в байтах, время выполнения в машинных циклах (Ц) и выполняемая операция. Смысловое содержание мнемокодов команд раскрывается в табл. 3.23.

Программа на ассемблере состоит из строк, каждая из которых может содержать:

метку, символически указывающую адрес команды, которой передается управление; метка отделяется от команды символом “:”;

команду, мнемоническое обозначение операции;

операнд или операнды, указывающие регистр, пару регистров, один или два непосредственных байта данных или адреса; операнды разделяются запятыми;

комментарии, поясняющие содержание операций в программе; комментарии отделяются от команды символом “;”.

Ниже приводится пример записи программы на ассемблере и в машинных кодах, которая после выполнения системного сброса осуществляет переход к выполнению команд, расположенных, начиная с ячейки ПЗУ с адресом 0030Н, извлекающих число из регистра R7, инвертирующих его и записывающих результат в регистр R6, после чего переводит МК51 в режим холостого хода.

Программа на ассемблере обычно записывается в следующей форме:

Метка Мнемокод

LJMP BEGIN ; Перейти к началу

BEGIN: MOV A, R7 ; Получить число из R7

CPL A ; Инвертировать число

MOV R6, A ; Записать результат в R6

END : MOV PCON, #01 ; Перейти в режим

; холостого хода

Таблица 3.18 Группа команд передачи данных.

Мнемокод	КОП	Т	Б	Ц	Операция
MOV A,Rn	11101rrr	1	1	1	(A)?(Rn)
MOV A,ad	11100101	3	2	1	(A)?(ad)
MOV A, (a) Ri	1110011i	1	1	1	(A)?((Ri))
MOV A, #d	01110100	2	2	1	(A)?#d
MOV Rn, A	11111rrr	1	1	1	(Rn)?(A)
MOV Rn, ad	10101rrr	3	2	2	(Rn)?(ad)
MOV Rn, #d	01111rrr	2	2	1	(Rn)?#d
MOV ad, A	11110101	3	2	1	(ad)?(A)
MOV ad, Rn	10001rrr	3	2	2	(ad)?(Rn)
MOV add, ads	10000101	9	3	2	(add)?(ads)
MOV ad, (a)Ri	1000011i	3	2	2	(ad)?((Ri))
MOV ad, #d	01110101	7	3	2	(ad)?#d
MOV (a)Ri, A	1111011i	1	1	1	((Ri))?(A)
MOV (a)Ri, ad	0110011i	3	2	2	((Ri))?(ad)
MOV (a)Ri, #d	0111011i	2	2	1	((Ri))?#d
MOV DPTR, #d16	10010000	13	3	2	(DPTR)?#d16
MOVC A, (a)A+DPTR	10010011	1	1	2	(A)?((A)+(DPTR))
MOVC A, (a)A + PC	10000011	1	1	2	(PC)?(PC)+1 (A)?((A)+(PC))
MOVX A, (a)Ri	1110001i	1	1	2	(A)?((Ri))
MOVX A, (a)DPTR	11100000	1	1	2	(A)?((DPTR))
MOVX (a)Ri, A	1111001i	1	1	2	((Ri))?(A)
MOVX (a)DPTR, A	11110000	1	1	2	((DPTR))?(A)
PUSH ad	11000000	3	2	2	(SP)?(SP)+1 ((SP))?(ad)
POP ad	11010000	3	2	2	(ad)?((SP)) (SP)?(SP)-1
XCH A, Rn	11001rrr	1	1	1	(A)?(Rn)
XCH A, ad	11000101	3	2	1	(A)?(ad)
XCH A, (a)Ri	1100011i	1	1	1	(A)?((Ri))
XCHD A, (a)Ri	1101011i	1	1	1	(A0??)?((Ri)0??)

Таблица 3.19 Группа команд арифметических операций

Мнемокод	КОП	Т	Б	Ц	Операция
ADD A,Rn	00101rrr	1	1	1	(A) ? (A) + (Rn)
ADD A, ad	00100101	3	2	1	(A) ? (A) + (ad)
ADD A, (a)Ri	0010011i	1	1	1	(A) ? (A) + ((Ri))
ADD A, #d	00100100	2	2	1	(A) ? (A) + #d
ADDC A, Rn	00111rrr	1	1	1	(A) ? (A) + (Rn) + (С)
ADDC A, ad	00110101	3	2	1	(A) ? (A) + (ad) + (C)
ADDC A, (a)Ri	0011011i	1	1	1	(A) ? (A) + ((Ri)) + (C)
ADDC A, #d	00110100	2	2	1	(A) ? (A) + #d + (C)
DA A	11010100	1	1	1	если [(A0?? 3)>9] ??[(AC) = 1], то (A0?? 3) ? (A0?? 3) + 6, затем если [(A4?? 7) >9] ??[(C) = 1], то (A4?? 7) ? (A4?? 7) + 6
SUBB A, Rn	10011rrr	1	1	1	(A) ? (A) - (С) - (Rn)
SUBB A, ad	10010101	3	2	1	(A) ? (A) - (С) - (ad)
SUBB A, (a) Ri	1001011i	1	1	1	(A) ? (A) - (С) - ((Ri))
SUBB A, #d	10010100	2	2	1	(A) ? (A) - (С) - #d
INC A	00000100	1	1	1	(A) ? (A) +1
INC Rn	00001rrr	1	1	1	(Rn) ? (Rn) + 1
INC ad	00000101	3	2	1	(ad) ??(ad) + 1
INC (a)Ri	0000011i	1	1	1	((Ri)) ? ((Ri)) + 1
INC DPTR	10100011	1	1	2	(DPTR) ? (DPTR) + 1
DEC A	00010100	1	1	1	(A) ? (A) - 1
DEC Rn	00011rrr	1	1	1	(Rn) ? (Rn) - 1
DEC ad	00010101	3	2	1	(ad) ??(ad) - 1
DEC (a)Ri	0001011i	1	1	1	((Ri)) ? ((Ri)) - 1
MUL AB	10100100	1	1	4	(B) (A) ? (A) ? (B)
DIV AB	10000100	1	1	4	(A) (B) ? (A) / (B)

Таблица 3.20 Группа команд логических операций

Мнемокод	КОП	Т	Б	Ц	Операция
ANL A, Rn	01011rrr	1	1	1	(A) ??(A) ??Rn
ANL A, ad	01010101	3	2	1	(A) ??(A) ??(ad)
ANL A, (a)Ri	0101011i	1	1	1	(A) ??(A) ??((Ri))
ANL A, #d	01010100	2	2	1	(A) ??(A) ??#d
ANL ad, A	01010010	3	2	1	(ad) ??(ad) ??(A)
ANL ad, #d	01010011	7	3	2	(ad) ??(ad) ??#d
ORL A, Rn	01001rrr	1	1	1	(A) ??(A) ?? Rn )

Подобные документы

• Исследование архитектуры современных микропроцессоров и вычислительных систем

  Классификации архитектур вычислительных систем. Организация компьютерных систем. Устройство центрального процессора. Принципы разработки современных компьютеров. Эволюция микропроцессорных систем. Увеличение числа и состава функциональных устройств.
  
  дипломная работа [1,4 M], добавлен 29.01.2009
  

• Проектирование цифрового автомата

  Последовательность выполнения задания и рекомендации по проектированию. Проектирование несложных дискретных устройств (цифрового автомата), структурная схема и алгоритм функционирования. Применение синхронного триггера и его отличия от асинхронного.
  
  методичка [258,6 K], добавлен 28.04.2009
  

• Типы структур вычислительных машин и систем

  Структуры вычислительных машин и систем. Фон-неймановская архитектура, перспективные направления исследований. Аналоговые вычислительные машины: наличие и функциональные возможности программного обеспечения. Совокупность свойств систем для пользователя.
  
  курсовая работа [797,5 K], добавлен 05.11.2011
  

• Прикладная теория цифровых автоматов

  Историческое развитие средств вычислений. Структурные схемы вычислительных систем. Развитие элементной базы и развитие архитектуры самих систем. Основные классы вычислительных машин. Каналы передачи данных. Требования к составу периферийных устройств.
  
  реферат [48,7 K], добавлен 09.01.2011
  

• Программное обеспечение встроенных систем управления на базе однокристальных микропроцессоров (МП)

  Программная модель МП с регистр-аккумуляторной архитектурой. Особенности программирования в машинных кодах, мнемокодах и на языке ассемблера. Правила составления схем алгоритмов. Порядок ввода, редактирования, трансляции и отладки прикладных программ.
  
  контрольная работа [266,1 K], добавлен 21.08.2010
  

• Проектирование цифрового автомата по выполнению арифметических операций

  Изучение принципа работы цифрового автомата для сложения двоичных чисел, представленных в форме с фиксированной запятой, на базисе алгебры Буля. Правила построения операционных и функциональных схем отдельных устройств, логических систем и функций.
  
  курсовая работа [1,2 M], добавлен 24.01.2014
  

• Разработка микропроцессорной системы

  Общее устройство микропроцессора. Структура 64-битной подсистемы памяти. Селекция портов ввода/вывода. Особенности интерфейса микропроцессорных систем. Проектирование подсистемы памяти на базе Itanium 2. Расчёт информативности и необходимых объёмов.
  
  курсовая работа [3,7 M], добавлен 05.12.2012
  

• Разработка информационных систем на базе мобильных интерфейсов

  Разработка городских систем на базе мобильных интерфейсов. Методики геокодирования в информационных системах, ориентированных на определенную группу пользователей. Прототипная реализация туристической карты для мобильных устройств на платформе Android.
  
  дипломная работа [4,3 M], добавлен 05.12.2013
  

• Принципы функционирования современных персональных электронных вычислительных машин

  Роль компьютеров и информационных технологий в жизни современно человека. Основные принципы функционирования современных персональных электронных вычислительных машин. Основные устройства компьютера, компоненты системного блока и их взаимодействие.
  
  реферат [29,2 K], добавлен 10.12.2012
  

• Проектирование микропроцессорной системы на основе микропроцессора I8086

  Изучение принципов построения цифровых устройств различной функциональной сложности – от логических элементов до микропроцессоров. Приминение компактной микроэлектронной "памяти" в современной электронной аппаратуре самого различного назначения.
  
  курсовая работа [756,6 K], добавлен 19.11.2010
  

• Энергетические системы как большие кибернетические системы, их структура и особенность

  Характеристика электрических систем в установившихся режимах. Классификация кибернетических систем. Развитие методов моделирования сложных систем и оптимизация на электронных вычислительных машинах моделей в алгоритмическом и программном аспекте.
  
  реферат [27,3 K], добавлен 18.01.2015
  

• История создания и развития вычислительной техники

  Периодизация развития электронных вычислительных машин. Счетные машины Паскаля и Лейбница. Описаний эволюционного развития отечественных и зарубежных пяти поколений электронных вычислительных машин. Сущность внедрения виртуальных средств мультимедиа.
  
  доклад [23,6 K], добавлен 20.12.2008
  

• Проектирование информационных систем

  Причины появления информационных систем. Назначение электронных вычислительных машин: числовые расчеты, обработка, хранение и передача информации. Созданиеи первого жесткого магнитного диска - винчестера. Разработка локальной сети для передачи информации.
  
  презентация [339,2 K], добавлен 06.01.2014
  

• Проектирование цифровых устройств в САПР ISE

  Проектирование цифровых устройств на ПЛИС фирмы Xilinx с применением языка VHDL, использование систем Leonardo Spectrum, Foundation Express и Integrated Synthesis Environment (ISE). Синтез и реализация проекта, разработка регистровой схемы и умножителя.
  
  курсовая работа [2,3 M], добавлен 28.06.2009
  

• Архитектура ЭВМ

  Архитектуры вычислительных систем сосредоточенной обработки информации. Архитектуры многопроцессорных вычислительных систем. Классификация и разновидности компьютеров по сферам применения. Особенности функциональной организации персонального компьютера.
  
  контрольная работа [910,2 K], добавлен 11.11.2010
  

• Проектирование процесса для заданной системы команд

  Внутренняя архитектура микропроцессора Intel 486. Формат данных и команд. Регистры общего назначения. Программная модель устройства FPU, регистр флагов. Разработка структуры и микропрограммы микропроцессора, управляющего автомата с жесткой логикой.
  
  курсовая работа [1,6 M], добавлен 27.05.2013
  

• Логические основы цифровых устройств

  Исследование принципа работы основных логических элементов цифровых устройств. Описания вычислительных машин непрерывного и дискретного действия. Инверсия конъюнкции, дизъюнкции и равнозначности. Разработка программы, реализующей логические операции.
  
  практическая работа [230,8 K], добавлен 25.03.2015
  

• Архитектура многокристального микропроцессора К10 и К10.5

  Логические функции и структура микропроцессоров, их классификация. История создания архитектуры микропроцессоров x86 компании AMD. Описание К10, система обозначений процессоров AMD. Особенности четырёхъядерных процессоров с микроархитектурой К10 и К10.5.
  
  курсовая работа [28,9 K], добавлен 17.06.2011
  

• Поколения электронных вычислительных машин

  Появление первого поколения ЭВМ, элементарная база процессоров и оперативных запоминающих устройств, скорость обработки данных. ЭВМ для планово-экономических расчетов. Архитектура машин V поколения: скорость выполнения вычислений и логических выводов.
  
  презентация [1,3 M], добавлен 25.11.2015
  

• Программирование микропроцессорных систем

  Основные составляющие компьютерной системы. История развития, особенности применения микропроцессоров. Устройство и работа D-триггера. Принципиальная электрическая схема, директивы, операторы и описание программы для микропроцессоров, виды отладчиков.
  
  методичка [2,9 M], добавлен 27.11.2011
  

• главная
• рубрики
• по алфавиту
• вернуться в начало страницы
• вернуться к началу текста
• вернуться к подобным работам