Исследование подсистемы памяти мультипроцессоров с буферным устройством и общей очередью на основе открытых сетей массового обслуживания

Размещено на http://www.allbest.ru/

ИССЛЕДОВАНИЕ ПОДСИСТЕМЫ ПАМЯТИ МУЛЬТИПРОЦЕССОРОВ С БУФЕРНЫМ УСТРОЙСТВОМ И ОБЩЕЙ ОЧЕРЕДЬЮ НА ОСНОВЕ ОТКРЫТЫХ СЕТЕЙ МАССОВОГО ОБСЛУЖИВАНИЯ

В многопроцессорных системах очень широко применяется память с архитектурой UMA [6; 10; 13], но её использование ограничивает наращиваемость процессорных узлов из-за возникновения конфликтных простоев запрашивающих процессоров, что в большой степени снижает производительность вычислительной системы. Известно, что память по сравнению с процессором, работает медленнее из-за возникающих временных задержек, приходящихся на процессы физической записи и физического чтения данных. Проблема решается применением памяти типа NUMA, чем обеспечивается приемлемая масштабируемость, но требует значительных дополнительных аппаратных затрат в процессорных узлах. Альтернативным решением является использование памяти UMA, разделенной на множество независимых блоков, однако её применение ограничивается пропускной способностью межпроцессорной шины [9; 11].

Известно, что межпроцессорная шина менее производительная, чем локальная. Она выступает посредником между процессорами и памятью. При непрерывном выполнении операции (транзакции) записи или чтения памяти шиной монопольно владеет один из процессоров системы до тех пор, пока операция не будет завершена [3]. Таким образом, шина и процессоры находятся в режиме ожидания до тех пор, пока память не произведет физическую процедуру чтения или записи. В результате теряются циклы шины, которые могли быть использованы другими процессорами. Кроме того, при доступе к шине множества процессоров, необходимо производить процедуру арбитража. Эти обстоятельства снижают реальную пропускную способность межпроцессорной шины и вносят дополнительные задержки в вычислительные процессы [4; 5]. Для уменьшения временных потерь и повышения пропускной способности шины необходимо, чтобы она поддерживала режимы расщепления транзакций чтения и буферизации транзакций записи [2; 8].

Блок памяти является «интеллектуальным устройством» [12] и должен быть снабжен двумя буферами для хранения транзакций чтения и записи. В свою очередь буфер чтения имеет две части. Первая содержит регистры для хранения адреса ячейки памяти, в которую производится обращение, вторая - регистры для хранения выбранных из памяти данных. Буфер записи также состоит из двух частей. В первой хранятся адреса ячейки памяти, в которую производится обращение, во второй хранятся записываемые данные. Структурная схема многопроцессорной системы с буферным устройством (контроллером памяти) при выполнении запросов процессоров в память показана на рис. 1.

Рисунок 1. Структура многопроцессорной системы с буферным устройством памяти

Интенсивность потока заявок на входе сети определяется суммарным потоком заявок процессоров l_i= a_{i +} транзакции, обеспечивающие кэш-когерентность. Заявка, поступившая в СМО S_i и заставшая его занятым, становится в очередь, причем. Заявка, обслуженная в СМО S_i, с вероятностью p_ij поступает на обслуживание в одну из СМО S_j (j=2,…,m+1). Получив полное обслуживание, заявка покидает сеть с вероятностью p_i0.

Структура модели МПС с архитектурой UMA с буфером и её граф передач показаны на рисунке 2. Источником заявок являются процессоры (S₀), генерирующие потоки транзакций чтения, записи в память. В качестве обслуживающих приборов выступают общая шина (S₁), буферное устройство (буфер записи (S₂) и буфер чтения (S₃)) и общая память (S₄). Поток заявок, a_i моделируют транзакции обращения i-го процессора через буферное устройство к глобальной (удаленной) памяти. Процесс выполнения заявок из потока a_i проходит три фазы обслуживания транзакций записи: общей шинойS_i, буферным устройством и одним из модулей памяти S_j (j=2,…,m+1). Для транзакций чтения пять фаз обслуживания: общей шиной, буферного устройства, общей памятью, буферного устройства и снова общей шиной. Все входящие в СМО потоки считаются простейшими, а времена обслуживания распределенными по экспоненциальному закону [1]. Моделирование производилось с помощью программы расчета стохастических сетей массового обслуживания [7].

а)

б)

Рисунок 2. Структура модели МПС с архитектурой памяти UMA с буферным устройством (а) и граф передач стохастической сети (б)

Анализ влияния числа процессорных узлов на реальную пропускную способность подсистемы «процессор-память» с архитектурой памяти UMA с буферным устройством.

Исходные данные: число обслуживающих каналов (модулей ОП) в СМО K = 4; число источников нагрузки (процессоров) Mцп = 2-10; время обслуживания заявок одним каналом (модулем ОП) n=37,5 нс; интенсивность потока запросов l=0,028 запроса/нс.

При Мцп=2-8 в исследуемой системе длина очереди l<0,1 (от 0,00011 до 0,07492 заявок), время ожидания в очереди - от 0,0098 до 1,6774 нс.

При Мцп=8-10 число заявок в очереди достигает 0,21721 заявки, время ожидания в очереди увеличивается до 3,8904 нс, время ответа памяти равно 41,3904, что в 1,14 раза превышает значение при М=2.

память многопроцессорный буферный устройство

Рисунок 3. Влияние числа ЦП на латентность памяти при одной и двух очередях к памяти

Анализ влияния числа модулей памяти на реальную пропускную способность подсистемы «процессор-память» с архитектурой памяти UMA с буферным устройством.

Исходные данные: число обслуживающих каналов (модулей ОП) в СМО K = 1-8; число источников нагрузки (процессоров) M = 4; время обслуживания заявок одним каналом (модулем ОП) n=37,5 нс; интенсивность потока запросов l=0,028 запроса/нс.

Исходя из результатов моделирования, среднее число занятых каналов b для данной системы при заданной интенсивности потока задач составляет 0,8374, т. е. не превышает 1. Среднее число заявок в системе при К>2 также не превышает 1.

Таким образом, оптимальное число модулей памяти 3-6. Это подтверждается и другими характеристиками, например, средней длиной очереди (от 0,0226 при 3 модулях памяти до 0,000039 при 6 модулях памяти), загрузкой модулей памяти (от 0,2791 при 3 модулях до 0,1396 при 6 модулях) и временем ответа памяти (от 38,5134 при 3 модулях до 37,5017 при 6 модулях).

Рисунок 4. Влияние числа ЦП на латентность памяти при одной и двух очередях обращения к памяти

Список литературы

1. Бершадская Е.Г. Моделирование. Модели систем и методы принятия решений: учебное пособие. - Пенза: Изд-во Пенз. гос. технол. акад., 2012. - 144 с.

2. Воронцов А.А. Анализ распределения и моделирование магнитных полей двухкоординатных магнитострикционных наклономеров [Текст] / Ю.Н. Слесарев, А.А. Воронцов, Т.В. Дарченко, В.А. Володин // Информационные технологии. Радиоэлектроника. Телекоммуникации. - Тольятти, Поволжский государственный университет сервиса, 2013. № 3. С. 306-310.

3. Воронцов А.А. Исследование оптимального значения результирующей напряженности магнитного поля в двухкоординатных магнитострикционных наклономерах с использованием сплошных постоянных магнитов [Текст] / Ю.Н. Слесарев, А.А. Воронцов, В.А. Володин, Р.В. Шабнов // Информационные технологии. Радиоэлектроника. Телекоммуникации. - Тольятти, Поволжский государственный университет сервиса, 2013. № 3. С. 299-305.

4. Курносов В.Е., Андреева Т.В. Учебно-научный программный комплекс решения задач анализа и синтеза конструкций [Текст] // XXI век: итоги прошлого и проблемы настоящего плюс, - 2015, - № 3 (25). - С. 202-209.

5. Мартышкин А.И. Исследование алгоритмов планирования процессов в системах реального времени [Текст] // в сборнике Современные методы и средства обработки пространственно-временных сигналов сборник статей XIII Всероссийской научно-технической конференции. Под ред. И.И. Сальникова. Пенза, 2015. - С. 118-124.

6. Мартышкин А.И. Исследование подсистем памяти с буферизацией транзакций на моделях массового обслуживания [Текст] // XXI век: итоги прошлого и проблемы настоящего плюс. - 2011. - № 3. - С. 124-131.

7. Мартышкин А.И. Комплекс программ для определения характеристик диспетчеров задач многопроцессорных систем с использованием приоритетных стохастических сетей массового обслуживания [Текст] / Р.А. Бикташев, А.И. Мартышкин, Н.Г. Востоков // Фундаментальные исследования. - 2013. - № 10-1. - С. 13-20.

8. Мартышкин А.И. Математическое моделирование аппаратного буфера памяти многопроцессорной системы [Текст] // в сборнике: Оптико-электронные приборы и устройства в системах распознавания образов, обработки изображений и символьной информации. Распознавание-2015 сборник материалов XII Международной научно-технической конференции, 2015. - С. 247-249.

9. Мартышкин А.И. Разработка аппаратного буферного устройства памяти многопроцессорной системы [Текст] // Фундаментальные исследования. - 2015. - № 12-3. - С. 485-489.

10. Мартышкин А.И. Разработка и исследование разомкнутых моделей подсистемы «процессор-память» многопроцессорных вычислительных систем архитектур UMA и NUMA [Текст] // Вестник РГРТУ. - 2015. - № 54. - Ч. 1. - С. 121-126.

11. Мартышкин А.И. Реализация аппаратного буфера памяти многопроцессорной системы [Текст] // в сборнике: Новые информационные технологии и системы сборник статей XII Международной научно-технической конференции. 2015. - С. 96-99.

12. Сальников И.И. Критерии отнесения устройств и систем обработки информации к интеллектуальным [Текст] // XXI век: Итоги прошлого и проблемы настоящего плюс, - 2012. - № 1 (5). - С. 11-15.

13. Martyshkin A.I., Yasarevskaya O.N. Mathematical modeling of Task Managers for Multiprocessor systems on the basis of open-loop queuing networks [Текст] // ARPN Journal of Engineering and Applied Sciences. - 2015. - V. 10. - № 16. - P. 6744-6749.

Аннотация

Исследование подсистемы памяти мультипроцессоров с буферным устройством и общей очередью на основе открытых сетей массового обслуживания

Мартышкин Алексей Иванович

канд. техн. наук, доц. кафедры Вычислительных машин и систем Пензенского государственного технологического университета,

РФ, г. Пенза

E-mail: Alexey314@yandex.ru

Мартенс-Атюшев Дмитрий Сергеевич

магистрант кафедры Вычислительных машин и систем Пензенского государственного технологического университета,

РФ, г. Пенза

E-mail: novoselich93@mail.ru

Работа выполнена при финансовой поддержке РФФИ (Проект № 16-07-00012 А).

В статье исследуются математические модели подсистем памяти многопроцессорных систем с буферным устройством с единой очередью. Приводятся результаты моделирования. Даются выводы по работе.

Ключевые слова: математическая модель, система массового обслуживания, архитектура памяти, многопроцессорная система, оценка вероятностно-временных характеристик многопроцессорной системы.

Abstract

Study of memory subsystem multiprocessors with a buffer device and a shared queue based on open queuing networks

Alexey Martyshkin

candidate of Science, assistant professor Department of Computational Systems and Machines of Penza State Technological University,

Russia, Penza

Dmitriy Martens-Atushev

master student Department of Computational Systems and Machines of Penza State Technological University,Russia, Penza

The article investigates mathematical models of memory subsystems for multiprocessor systems with a buffer device with a single queue. Results of the modeling results. Given the findings of the work.

Keywords: mathematical model, queuing system, memory architecture, multiprocessor systems, evaluation of probability-time characteristics of a multiprocessor system.

Размещено на Allbest.ru