Спеціалізована мікропроцесорна система

Размещено на http://www.allbest.ru/

Зміст

Завдання

Вступ

1. Опис мікросхем, використаних в спеціалізованій мікропроцесорній системі

1.1 Мікропроцесор К1810ВМ86

1.2 Контролер системної шини до К1810ВГ88

1.3 Генератор тактових імпульсів К1810ГФ84

1.4 Буферні регістри КР580ИР82

1.5 Шинний формувач КР580ВА86

1.6 Програмувальний контролер преривань КР1810ВИ59А

1.7 Дешифратор ІДЗ

1.8 Оперативний запам'ятовуючий пристрій К537РУ17

2. Розподіл адресного простору

3. Розрахунок пам'яті

4. Розрахунок виходів дешифратора

Список використаних джерел



Завдання

Розробити спеціалізовану мікропроцесорну систему, використовуючи наступні компоненти:

мікропроцесор К1810ВМ86;

ОЗП 200 Кілобайт;

ПЗП 220 Кілобайт;

програмувальний контролер переривань;

2 порти введення;

3 порти виведення;

Вступ

Розвиток інформатики, обчислювальної та мікропроцесорної техніки є другим після нових технологій та пріоритетним напрямком науково-технічного прогресу. Це обумовлює необхідність широкої підготовки інженерів по електронно-обчислювальним машинам, системам і сіткам, програмному забезпеченню і прикладній математиці, а також автоматизованим ситемам обробки інформації і управління та іншим напрямкам, що пов`язані з інтенсивним використанням засобів обчислювальної техніки. Всім цим спеціалістам необхідні глибокі знання принципів побудови і функціонування сучасних електронно-обчислювльних машин, обчислювальних комплексів, обчислювальних систем та обчислювальних сіток. В сучасних умовах широкого введення обчислювальної та мікропроцесорної техніки в усі сфери людської діяльності - від побуту, освіти і мистецтва до високих технологій і соціального керування - при неконтрольованому імпорті як правило неякісних і застарілих технічних і програмних продуктів особливе значення набуває підготовка не тільки підготовка спеціалістів по експлуатації, а й розробників апаратно-програмного забезпечення дозволяючого збільшити виробництво, надійність, функціональну гнучкість і адаптованість засобів обчислювальної техніки в складі системи управління.

Успішне рішення різноманітних завдань за Допомогою мікропроцесорних засобів вимагає постійного поліпшення характеристик останніх, насамперед продуктивності, і розширення функціональних можливостей. Цим вимогам на сучасному етапі відповідає покоління мікропроцесорних комплектів (МПК) ВІС підвищені ступені інтеграції, розрядності й швидкості. Центральний процесор (ЦП) К1810ВМ86 комплекту має розрядність даних 16 біт, розрядність адреси 20 біт і тактова частота К 5 Мгц. Його продуктивність приблизно на порядок перевищує продуктивність розробленого раніше 8-бітового МП К580ВМ80. додаткове збільшення обчислювальної потужності мікропроцесорних систем (МШС), побудованих на основі ВІС серії К1810, досягається завдяки використанню спеціалізованих процесорів: арифметичного співпроцесора К1810ВМ87 і процесора уведення - виводу К1810ВМ89.

Процесор уведення-виводу ефективно здійснює пересилання даних між зовнішніми пристроями й пам'яттю системи й робить при цьому необхідні перетворення інформації, звільняючи тим самим ЦП для роботи з основної програми.

Наявність великої кількості схем різного ступеня інтеграції в МПК серії К1810 спрощує розробку МШС і робить їх компактними й економічними. Істотне значення має можливість використання сумісних із МПК серії К1810 програмувального ВІС серії К580, число типів яких постійно росте. На основі МПК К1810 випускаються різні типи обчислювальних засобів, включаючи одноплатні керуючі микроэвм і мікроконтролери, універсальні микроэвм, персональні ЕОМ і високопродуктивні мікропроцесорні системи, наприклад ПЭВМ ЄС 1840, «Нейрон И966», «Іскра 1030.11», « АГАТ-П».

ПЭВМ розраховані в основному на користувачів, які можуть обмежитися роботою зі стандартними пристроями уведення - виводу й готовим програмним забезпеченням. Однак на практиці нерідко встає завдання їхньої адаптації до роботи із пристроями, що не входять до складу типового периферійного встаткування, що припускає створення користувачем власних апаратних засобів і відповідного програмного забезпечення. Для цього необхідно знать архітектуру ВІС і мікропроцесорний комплект, представляти взаємодію ВІС у системі й опанувати програмуванням, насамперед мовою асемблера. Подібного роду інформація втримується в багатьох книгах, довідниках і навчальній літературі, виданих в останні роки й утримуючий опис МПК нових серій.



1.Опис мікросхем, використаних в ОС

1.1 Мікропроцессор К1810ВМ86

Загальні відомості

Мікропроцесор К1810ВМ86 складається з 14 16 - бітових внутрішніх регістрів і створює 16 - бітову шину даних для зв'язку з зовнішньою пам'яттю і портами введення і виведення інформації. Шина адресу має 20 ліній, що дозволяє адресувати безпосередньо до пам'яті ємністю до 1 Мбайт = 2²⁰ = 1 048 576 байт. Простір пам'яті розподіляється на сегменти по 64 Кбайт, притому в любий момент часу МП може звертатися до осередків чотирьох сегментів, які програмно обрані в якості поточних. Сегментація пам'яті забезпечує зручний механізм обчислення фізичних адрес і сприяє модульному проектуванню програмного забезпечення, що спрощує програмування і налагодження.

Для скорочення необхідного числа виходів БІС молодші 16 адресних ліній мультиплєксовані в часі з лініями даних і складають єдину шину адреси/даних (ШАД). Чотири старші адресні лінії аналогічно мультиплєксовані з лініями стану. Щоб сигнали цих ліній можна було використовувати в системі, їх обов'язково розділяють за допомогою зовнішніх схем, тобто здійснюють демультиплєксацію шин.



Призначення виходів мікропроцесора

Призначення висновків БІС залежить від режиму роботи МП (мал. 1.1.). Вісім виходів має подвійне позначення, причому позначення в дужках відповідають максимальному режиму.

Функціональне призначення сигналів МП і особливості їхнього використання спочатку в мінімальному режимі.

АD15-АDО - мультиплексна (сполучена) двонаправлена шина адреси/даних, по якій з поділом у часі передаються адреса, інформація і дані. У першому такті циклу шини ? циклу

звертання до пам'яті чи зовнішнього пристрою (ЗП) - МП видасть на цю шину молодші 16 біт адреси пам'яті або повну адресу зовнішнього пристрою, чи байти команд, супроводжувані стробом даних DEN.

А19/S6-A16/S3 - мультиплексні вихідні лінії адреси/стану. У першому такті на ці лінії видаються старші 4 біти адреси пам'яті, а при адресації ЗП - нулі.

В інших тактах циклу шини МП видає на ці лінії сигнали стану S6 - S3. Код на лініях S4, S3 визначає сегментний регістр, що бере участь у формуванні фізичної адреси пам'яті, тобто вказує сегмент пам'яті, до якого виробляється звертання в поточному циклі (табл. 1.1). При звертанні до ВУ, коли сегментні регістри не беруть участь і формування адреси, установлюється значення S4 = 1, S3 = 0.

Таблиця 1.

S4	S3	Сегментный регистр
0	0	ES
0	1	SS
1	0	CS
1	1	DS

ВНЕ -- дозвіл старшого байта. Формується в першому такті циклу одночасно з адресною інформацією. Активний сигнал нульового рівня ВНЕ означає, що по старшій половині АD15-АD8 шини адреси/даних передаються 8-бітові дані. Сигнал ВНЕ заклацається в зовнішньому регістрі адреси і використовується як додатковий адресний вихід, що визначає доступ до старшого банку пам'яті або до ЗУ з байтовою організацією, підключеному до старшої половини шини АD.Сумісне використання ВНЕ та молодшої лінії адреси АО для дешифрації адрес дозволяє здійснювати передачу слів чи окремих байтів по шині АD (табл. 1.2). Відзначимо, що після закінчення сигналу ВНЕ на вихід подається резервний сигнал стану S7, що не має визначеного значення.

Таблиця 2.

ВНЕ	АО	Розрядність даних
0	0	Все слово (обидва байта)
0	1	Старший байт D15-D8, непарний адрес
1	0	Молодший байт D7-D0 парний адрес
1	1	Немає звернення

NМ1 - немасковане переривання, розпізнається мікропроцесором по завершенню поточної команди незалежно від стану прапорця дозволу переривання IF. Цей вхід призначений для сигналізації при деяких критичних ситуаціях, наприклад про аварійне відключення мережного живлення.

INТR - запит переривання (маскований), запитується центральним процесором наприкінці виконання кожної команди, якщо переривання дозволені (IF=1) і фіксується у внутрішньому тригері. Звичайно на вхід INТR подається запит від програмувального контролера переривань К1810ВН59А. Якщо IF = 0, то запит по входу INТR ігнорується.

INТA - підтвердження запиту преривання, формується у відповідь на прийнятий запит переривання INТR, виконує функцію сигналу RD в циклі підтвердження переривання і стробує зчитування покажчика адреси (вектора) переривання. В кожнім випадку підтвердженні переривання виконуються два цикли INТA, з яких перший є попереднім і не супроводжується читанням інформації.

READY - готовність, указує на те, що адресований в даному циклі пристрій готовий до обміну даними. Якщо пристрій не готовий до взаємодії з МП, він видає сигнал READY - 0, і МП переходить у стан чекання. У цьому випадку між тактами ТЗ і Т4 цикла шини з'являється необхідне число тактів чекання ТW. Після установки сигналу READY = І МП виходить зі стану чекання і відновляє роботу.

ТESТ - перевірка, використовується разом з командою чекання WAIT, виконуючи яку МП перевіряє рівень сигналу ТЕSТ. Якщо ТЕSТ = 0, МП переходить до виконання наступної по команди. Якщо ТЕSТ = І, МП уводить холості такти Т1 і періодично, з інтервалом SТ, перевіряє значення сигналу ТЕSТ. Команда WAIT і ТЕSТ сигнал забезпечують синхронізацію роботи МП із зовнішніми сигналами: ТЕSТ - вхід програмної перевірки, RDY - вхід апаратної перевірки готовності пристроїв у системі.

CLK - тактова синхронізація (тактування). Сигнал синхронізації від зовнішнього генератора тактових імпульсів, призначений для синхронізації МП.

RЕSЕТ - скидання, переводить МП у визначений початковий стан, у якому скинуті сегментні регістри (крім СS, усі розряди якого встановлюються в одиничний стан), покажчик команд ІР, усі прапори, регістри черги команд і усі внутрішні тригери в пристрої керування. Сигнал RЕSЕТ не впливає на стан загальних регістрів, що встановлюються в початковий стан програмним шляхом. На час дії сигналу RЕSЕТ усі виходи, що мають три стани, переводяться в третій стан, а виходи, що мають два стани, стають пасивними. Мінімальна тривалість сигналу RЕSЕТ при першому включенні МП складає 50 мкс, а при повторному запуску - чотири такти синхронізації. Після зняття сигналу RЕSЕТ робота МП відновляється з початкового стану.

МN/МХ - мінімальний /максимальний режими.

S2 - SО - сигнали стану, що забезпечують інформацію про тип виконуваного циклу шини (табл. 1.3). Сигнали стану подаються в контролер шини, що дешифрує їх і формує розширений набір керуючих сигналів. Якщо МП не ініціює цикл шини, то сигнали S2 - SО встановлюються і пасивний стан 111.

Таблиця 3.
S2	S1	S0	Тип циклу шини
0	0	0	Підтвердження прериваня
0	0	1	Читання ЗП
0	1	0	Запис ЗП
0	1	1	Зупинка
1	0	0	Вибірка команди
1	0	1	Читання ЗП
1	1	0	Запис ЗП
1	1	1	Циклу шини немає

QS1, QS0 - стан черги. Ідентифікує стан внутрішньої черги команд МП (табл. 1.4.) і діє протягом такту синхронізації після виконання операції над чергою. Сигнали QS1, QS0 призначені для співпроцесора, що сприймає команди й операнди за допомогою команди ESC. Співпроцесор контролює шину А0 і фіксує момент, коли з програмної пам'яті вибирається призначена для нього команда ESC, а потім стежить за чергою команд і визначає момент, коли ця команда повинна виконуватися.

Таблиця 4.

QS1	QSO	Операція над чергою
0	0	Операції немає, в останньому такі не було вибірки із черги
0	1	Із черги обраний перший байт команди
1	0	Черга порожня, була спустошена командою передачі управління
1	1	Із черги обраний наступний байт команди

RQ/GTI - RQ/GTO запит/представлення (підтвердження/дозвіл). Дві однакові двунаправлені лінії, кожна з яких може використовуватися для передачі імпульсних сигналів запиту/дозволу доступу до локального типі (каналу). Процес доступу до шини здійснюється в наступному порядку:

1) Пристрій, підключений до локальної шини і потребуючий доступу до загального ресурсам, формує запитальний (перший) імпульс тривалістю один такт;

2) Наприкінці поточного циклу МП видає відповідний (другий) імпульс, що підтверджує можливість доступу до локальної шини. У наступному такті МП переводить шини адреси/дані і керування у высокоомний стан і відключається від каналу;

3) По закінченні роботи з каналом пристрій видає на ту ж лінію імпульс (третій), що вказує на закінчення захоплення каналу. У наступному такті МП відновлює керування шиною і продовжує обчислення.

Усі три імпульси мають однакову тривалість і низький активний рівень. Сигнали на лініях незалежні, однак лінія RQ/GTO має більш високий приорітет, чим лінія RQ/GTI , коли запити надходять одночасно. Але якщо на лінії RQ/GTO з'являється запит у той час, коли МП знаходиться в стані захоплення по сигналі RQ/GTI, то цей запит захоплення не одержує підтвердження до звільнення шини по лінія RQ/GTI. Таким чином, кожна з двох розглянутих ліній служить для встановлення режиму захоплення.

LОСК - блокування шини, інформує пристрої системи, що вони не повинні намагатися запитувати шину. Формується однобайтовим префіксом LОСК, розташовуваним перед командою, і діє до кінця виконання цієї команди, забороняючи доступ до системної магістралі іншим пристроям, зокрема іншим процесорам. При підтвердженні запиту шини вихідний буфер сигналу LОСК переводиться в третій стан.

Префікс LОСК не впливає на преривання. Якщо при наявності блокування зовнішня система запитує шину по лініям RQ/GT, МП фіксує запит, але не підтверджує його до завершення команди, що має префікс блокування. Програмісти звичайно використовують цей, префікс, коли необхідно ідентифікувати стан поділюваних ресурсів системи. Префікс LОСК може використовуватися й у мінімальному режимі, коли зовнішній сигнал блокування LОСК відсутній. У цьому випадку генерування підтвердження HLDAна запит шини HLD затримується до завершення виконуваної команди.

Структура мікропроцесора

Укрупнена структурна схема МП ВМ86 (Мал. 1.2) містить дві відносно незалежні частини: операційний пристрій, що реалізує задані командою операції, і пристрій шинного інтерфейсу, що здійснює вибірку команд із пам'яті, а також звертання до пам'яті і зовнішніх пристроїв для зчитування операндів і запису результатів. Обидва пристрої можуть працювати паралельно, що забезпечує сполучення в часі процесів вибірки і виконання команд. Це підвищує швидкодію МП, тому що операційний пристрій, як правило, виконує команди, коди яких уже знаходяться в МП, і тому такти вибірки команди не включаються в її цикл.

Операційний пристрій МП містить групу, загальних регістрів, арифметико-логічний пристрій (АЛУ), регістр прапорів P і блок керування. Вісім 16-бітових регістрів загального призначення беруть участь у багатьох командах. У цих випадках регістри загального призначення кодуються трьох бітовим кодом, котрий розміщається у відповідному полі (чи полях) формату команди. Відповідно до основного призначення розглянутих регістрів виділяють регістри АХ, ВХ, СХ, DХ, використовувані насамперед для збереження даних, і регістри SР, ВР, S1, D1, що зберігають головним чином адресну інформацію. Особливістю регістрів АХ, ВХ, СХ, DX являється те, що вони допускають розподільне використання їхніх молодших байтів AL,

BL, CL, D1 і старших байтів А11, B11, CП, D11.

Размещено на http://www.allbest.ru/

Всі інші регістри являються неподільними й оперують 16-бітовими словами, навіть в випадку використання тільки старшого чи молодшого байтів. Вказівні регістри SР і ВР зберігають змішанні адреси в межах поточного стекового сегмента пам'яті, а індексні регістри S1 і D1 зберігають змішані адреси відповідно в поточному сегменті даних і в поточному додатковому сегменті. Крім основних функцій, що відповідають назві регістрів, загальні регістри виконують спеціальні функції.

Арифметико-логічний пристрій (АЛП) містить 16-бітовий комбінаційний суматор, за допомогою якого виконуються арифметичні операції, набори комбінаційних схем для виконання логічних операцій, схеми для операцій зрушень і десяткової корекції, а також регістри для тимчасового зберігання операндів і результатів.

До АЛУ примикає регістр прапорів V. Значення цих прапорів використовуються для реалізації умовних переходів, що змінюють хід виконанні програми.

Керуючий пристрій (КП) дешифрує команди, сприймає і виробляє необхідні керуючі сигнали.

Пристрій шинного інтерфейсу (шинний інтерфейс) містить сегментні регістри, чергу команд, буфер шини адреси/даних, буфер шипи адреси/стану, суматор адрес, покажчик команд ІР.

Черга команд - набір байтових регістрів і виконуючих роль регістра команд у якому зберігаються коди обрані з програмної пам'яті. Довжина черги 6 байт (максимально довгий формат команд). Шинний інтерфейс ініціює вибірку наступного командного слова автоматично, як тільки в черзі звільняться два байта. Як правило, в черзі знаходиться мінімум один байт потоку команд, так що операційний пристрій не очікує вибірки команди. Випереджальна вибірка команд дозволяє економити, час тільки при природному порядку виконання команд. Коли операційний пристрій виконує команду передачі керування (переходу) у програмі, шинний інтерфейс скидає чергу, вибирає команду по новій адресі, передає її в операційний пристрій, а потім починає заповнення черги з наступних комірок пам'яті .

Сегментні регістри зберігають базові (початкові) адреси сегментів пам'яті кодового сегмента СS, у якому міститься програма; стекового сегмента SS, сегмента даних DS; додаткового сегмента ES, у якому звичайно містяться дані.

Суматор адрес здійснює обчислення 20-бітових фізичних адрес.

Покажчики команд IР зберігає зсув наступної команди в поточному кодовому сегменті, тобто указує на наступну по черзі команду.

Адресний простір пам'яті і введення - висновку

Розміщення байтів і слів у пам'яті.

Пам'ять логічно організована як одномірний масив байтів, кожний з який має 20-бітову фізичну адресу в діапазоні 00000 - FFFFF. Будь-які два суміжних байти в пам'яті можуть розглядатися як 16-бітове слово. Молодший байт слова має менша адреса, а старший - більший. Адресою слова вважається адреса його молодшого байта. Таким чином, 20-бітова адреса пам'яті може розглядатися і як адреса байта, і як адреса слова.

Для запам'ятовування покажчика адреси потрібно два слова пам'яті, причому слово з меншою адресою завжди містить зсув, а слово з великою адресою - базову адресу сегмента.

Для економії часу виконання програми треба розміщати слова дані в пам'яті по парних адресах, так як МП передасть такі слова за один цикл шини. Слово з парною адресою називається вирівняним на границі слів. Слова з непарними адресами також припустимі, але для їхньої передачі вимагаються два цикли шини, що знижує продуктивність МП.

Сегментація пам'яті і обчислення адрес.

Сегмент складається із суміжних осередків пам'яті і є незалежної й окремо адресованою одиницею пам'яті ємністю 64 Кбайт. Кожному сегменту програмою призначається початкова (базова) адреса, що є адресою першого байта сегмента в просторі пам'яті. Поточні адреси чотирьох сегментів записуються в сегментні регістри CS, DS, SS і ES, тим самим фіксуються поточні сегменти коду (програми), даних, стека і додаткових даних.

Фізична адреса комірки пам'яті представляє 20-бітове число в діапазоні 0 -FFFFF, що однозначно визначає положення кожного байта в просторі пам'яті ємкістю 1 Мбайт. На початку кожного циклу шини, зв'язаного зі звертанням до пам'яті, фізична адреса видається па типу адреси і супроводжується сигналом АLE. Тому що МП ВМ86 є 16-бітовим, то всі операції при обчисленні фізичної адреси виробляються з 16-бітовими адресними об'єктами.

Логічна адреса комірки пам'яті складається з двох 16-битовых без знакових значень: початкової адреси сегмента(базою чи сегментом), і внутрішнього сегментного зсуву. Для обчислення фізичної адреси база сегмента зрушується вліво на 4 біт і сумується зі зсувом.

Перенос зі старшого біта, що може виникнути при підсумовуванні, ігнорується. Це призводить до так званої кільцевої організації пам'яті при якій за рейкою з максимальною адресою FFFFF випливає осередок з кульовою адресою. Аналогічну кільцеву організацію має і кожен сегмент.

Організація переривань

Мікропроцесор ВМ86 має ефективну систему переривань, у якій кожному, перериванню поставлений у відповідність код (від 0 до 255), що ідентифікує тип переривання. Переривання можуть ініціюватися зовнішніми пристроями (зовнішні переривання) чи і командами програмних переривань, а в деяких ситуаціях - автоматично самим МП (внутрішні переривання).

Переривання змушує МП тимчасово припинити виконання поточної програми і перейти до виконання підпрограми обробки переривання, що вважається більш важливою чи терміновою. Поновлення перерваної програми повинно бути зроблено так, начебто переривання було відсутнє.

Для цього в стеці запам'ятовується адреса повернення (CS і IР) і вміст регістра прапорів F, а також уміст тих регістрів, що будуть потрібні для виконання підпрограми обробки переривання. Уміст регістрів CS, IР і F запам'ятовується і відновлюється автоматично, а для запам'ятовування і наступного відновлення вмісту інших регістрів МП повинні бути передбачені команди в початку і кінці підпрограми обробки преривань. Слід зазначити, що в стек включається скоректований уміст покажчика команд ІР, що відповідає адресі команди, перед якою МП почав обслуговувати переривання. Необхідність корекції викликана тим, що ІР адресує команди з випередженням через існування внутрішньої черги команд.

Зовнішні преривання. Запити на зовнішні переривання надходять у МП по двох входах: INTR і NME, і самі переривання поділяються відповідно на замасковані і незамасковані. Запити на замасковані переривання від ЗП звичайно надходять на входи програмувального контролера переривань (ПКП) К1810В1159А, що формує сигнал, подаваний на вхід INTR. При роботі з ВМ86 у відповідь на сигнал INТА1 ПКП не видає даних у мікропроцесор і буфер даних ПКП залишається у високоомному стані. По сигналі INTA2 ПКП посилає в мікропроцесор байт, що визначає тип (вектор) переривання. Коли встановлюється сигнал NTR = 1, дії МП залежать від стану прапора ІF дозволу переривань. Сигнал INTR розпізнається тільки при завершенні наступної команди. Префікси повторення, блокування шини і заміни сегмента вважаються частиною команди, тому переривання між префіксом і командою не сприймаємося. Команди пересилання в сегментний регістр МОV sr, src і витягу зі стека в сегментний регістр РОР sr розглядаються аналогічно: переривання не розпізнається до завершення наступної за ними команди. Це необхідно для правильної зміни сегмента, коли здійснюється перезавантаження сегментного регістра і регістра, що визначає зсув у сегменті (наприклад, регістрів SS і SР).

Запит переривання розпізнається під час виконання команди, що відносяться до ланцюгової команди з повторенням і до команди WATT, що можуть виконуватися на протязі значного часу. В цих випадках переривання сприймаються після будь-якої закінченої ланцюгової операції (тобто після чергової операції з елементом ланцюжка) чи після циклу перевірки сигналу на вході ТESТ (кожен цикл перевірки забирає час 5Т).

Якщо IF = 0, тобто переривання по входу INТR заборонені (замасковані), МП ігнорує запит переривання і переходить до наступної команди. Мікропроцесор не запам'ятовує стан сигналу INТR, тому цей сигнал повинний залишатися активним, поки переривающий ЗП не одержить сигналу підтвердження INТА чи саме не зніме запит. Якщо IF = 1, то МП розпізнає запит переривання й обробляє .

Мікропроцесор ВМ86 підтверджує запит переривання, виконуючи два послідовних цикли INТА. Якщо в цих циклах з'являється запит шини по лінії HOLD (у мінімальному режимі) чи RQ - GF(у максимальному режимі), то він не сприймається до завершення обох циклів INТА. У максимальному режимі МП генеруємо в цих циклах сигнал блокування шини LОСК, щоб інші процесори не намагалися запитувати шину.

Запити па немасковане переривання надходять по входу NМ1 і звичайно використовуються для переривання роботи МП при "катастрофічних" подіях. Вхід NМ1сприймає перехід сигналу від низького рівня до високого (позитивний фронт), щоб поточна програма не переривалася від одного сигналу NM - 1 - І кілька разів. Запити NМ1 запам'ятовуються в МП і мають більш високий пріоритет, чим переривання по входу INТR. Обробка немаскованого переривання не залежить від стану прапора 1F. Немаскованому перериванню привласнюється фіксований код типу 2, що автоматично формується усередині МП. Тому у відповідь на NМ1 цикли шини підтвердження переривання INТR не формуються, що прискорює реакцію МП на запити немаскованих переривань.

Процедура обслуговування переривань. Зв'язок між кодом, що визначає тип переривання, і підпрограмою (процедурою) обслуговування переривання встановлюється за допомогою таблиці покажчиків векторів переривань. Повна таблиця займає 1 Кбайт пам'яті і містить 256 елементів, розташованих по адресах О--ЗFF. Кожен елемент в таблиці містить два слова, що визначають початкову логічну адресу підпрограми. Слово з великою адресою містить базова адреса сегмента, а слово з меншою адресою - зсув підпрограми від початку кодового сегмента. При переході на підпрограму зсув завантажується в регістр F, а адреса сегмента завантажується в регістр CS. Тому що розмір кожного елемента таблиці складає 4 Байт, МП обчислює адресу (зсув) необхідного елемента шляхом множення типу переривання на 4.

Коли здійснюється перехід на підпрограму обслуговування переривання, вміст регістра F (разом із вмістом регістрів СS і F) запам'ятовується в стеці прапор 1F (а також прапор ТF) скидається. Тим самим автоматично забороняються зовнішні переривання по входу NМ1, що потрібно, наприклад, для захисту початкової ділянки підпрограми, в плин якого здійснюється включення до стек внутрішніх регістрів МП. Потім підпрограма може дозволити зовнішні переривання командою SТ1. Крім того, вона може бути перервана запитом на вході NМ1 і внутрішніми перериваннями. Наприкінці підпрограми відновлюють вміст регістрів МП. Підпрограма обробки переривання повинна закінчуватися командою повернення з переривання IRЕТ, який передує команда дозволу переривань SТ1. Перед виконанням команди IRЕТ стік повинний бути в тім стані, у якому він був відразу після виклику підпрограми. Тоді ця команда витягає три верхні слова зі стека в регістри IF, CF і F, що забезпечує повернення до команди, що виконувалася раніше.

1.2. Контролер системної шини до К1810ВГ88

Загальні відомості

Размещено на http://www.allbest.ru/

Контролер системної шини К1810ВГ88 призначений для роботи в складі мікропроцесорної системи на базі МП К1810ВМ86.У залежності від стану МП контролер керує обміном даними між локальною шиною (ЛШ) процесора і системною шиною(СШ) при наявності доступу до керування шинами МП, і також між локальною шиною і шиною введення виведення чи резидентною шиною . Контролер шини (КШ) синхронізується тактовим генератором МП і здійснює керування шинними формувачами, регістрами, фіксаторами адреси, пристроями введення - виводу і пам'яттю. Структурна схема контролера шини приведений на мал. 2.2.1, а його умовне графічне позначення - на мал. 2.2.2.

Размещено на http://www.allbest.ru/

Призначення виходів

S0, S1, S2 - входи сигналів стану МП ВМ86/ВМ87/ВМ89. Контролер шини декодує ці сигнали і формує командні сигнали і сигнали керування.

СLK - вхідні сигнали генератора тактових імпульсів ГФ84, що синхронізують роботу контролера шини.

АЕN - сигнал керування видачею командних сигналів контролера, що здійснюється через 115 не після надходження сигнала АЕN. У режимі роботи із шиною введення - виводу (IOВ = 1) сигнал АЕN не впливає на видачу командних сигналів, керуючих уведенням - виведенням.

СЕN - сигнал керування видачею командних сигналів і сигналів керування PDEN і DEN. При CEN вихідні командні сигнали знаходяться в пасивному стані (сигнал високого рівня).

IOВ - сигнал керування режимом роботи контролера. При IOВ = 1 задається режим роботи з шиною введення - виведення, а при IOВ ~ О з системною шиною.

MRDC - сигнал читання з пам'яті. Дозволяє виставити інформацію на шину даних з осередку, адреса якої встановлена на шині адреси.

МWТС - командний сигнал запису в пам'ять.

MRDC - сигнал читання з пам'яті. Дозволяє виставити інформацію на шину даних з осередку, адреса якої встановлена на шині адреси.

МWТС - командний сигнал запису в пам'ять.

AMWS - випереджальний командний сигнал запису а пам'ять. Указує про початок машинного циклу запису і дозволяє вчасно підготуватися до запису інформації.

IORS - командний сигнал уведення з УВВ. 1'ачрешает УВВ, пірсі якого встановлений па типі адреси, виставити інформацію на типу даних.

IOWS - командний сигнал висновку в УВВ. Дозволяє УВВ, адреса якого встановлена на шипі адреси, зчитати інформацію з шини даних.

AIOWS - випереджальний командний сигнал виводу в УВВ. Вказує УВВ про початок машинного циклу виводу дозволяє йому вчасно підготуватися до виводу інформації.

DT/R - сигнал керування роботою шинних формувачів. DT/R=1 переключає шинні формувачі на передачу даних з локальної шини на шину вводу - виводи чи системну шину, DT/R переключає шинні формувачі на зчитування даних із шини введення - виводу чи системної шини на локальну.

DЕN - сигнал керування станом "включено" шинних формувачів, включених між локальною і системною чи резидентною шинами.

МСЕ/РDEN - сигнал керування виконує дві функції у залежності від режиму. У режимі роботи із шиною введення - виводу (IOВ І) використовується сигнал РDEN керування станом "включено" шинних формувачів, включених між локальною шиною і шиною введення - виводу. У режимі роботи із системною шиною (ІОВ ~ 0) використовується сигнал МСЕ керування зчитуванням номера відомчого контролера переривань, що підлягає обслуговуванню,

ALE - сигнал керування моментом стробування (фіксації) адреси в адресному регістрі з локальної шини МП. Запис адреси здійснюємося в момент переходу сигналу ALE з високого рівня на низький.

Функціонування

Основною інформацією для формування командних сигналів і сигналів керування контролером системної шини є код стану МП, що надходить на входи S0, S1, S2. Дешифратор стану МП робить декодування коду, що надійшов, відповідно до табл. 2.2.1.

Таблиця 2.2.1

Код состояния	МП Состояние МП ВМ86	Командный сигнал контроллера
S2	S1	SO
0	0	0	Подтверждение прерывания	INТА
0	0	1	Ввод из УВВ	IORC
0	1	0	Вывод из УВВ	IOWC,AIOWC
0	1	1	Останов	-
1	0	0	Выборка команды	MRDC
1	0	1	Чтение из памяти	MRDC
1	1	0	Запись в память	MWTC,AMWC
1	1	1	Пассивное	-

Вихідні командні сигнали і сигнали керування виробляються контролером під керуванням вхідних сигналів ІОВ, СEN і AEN, що визначають режим роботи контролера, активність командних сигналів і можливість доступу до системної шини. Контролер працює в двох режимах: із системною шиною і із шиною введення - виводу.

Режим роботи із шиною введення - виводу установлюється шляхом формування сигналу І0В = 1. Цей режим використовується в тих випадках, коли контролер керує доступом до двох шин: резидентної шини введення - виводу і системною шиною. Командні сигнали IORS, IOWS, AIOWS, INTA у цьому режимі завжди дозволені, тобто їх поява не залежить від вхідного сигналу АЕN. Як тільки мікропроцесор починає виконувати команду введення - виведення, формується відповідний командний сигнал, а також сигнали РDEN і DT/R, управління моментом і напрямком передачі даних по резидентній шині введення - виводу.

Системна шина до цього випадку може працювати тільки з пам'яттю (чи з пристроями введення - виводу, відображеними на пам'ять), і МП одержує доступ до СШ тільки по сигналуAEN від арбітру шин.

Командні сигнали для роботи з не використовуються. Відповідно до виконуваного мікропроцесором командою, що вимагає звертання до пам'яті, контролер формує потрібний командний сигнал МRDC чи МWТС, АМWТС, а також сигнали керування моментами фіксації адреси АLE, передачі даних DЕN і ігноруванням передачі даних по системній шині DT/R.

Вихідний сигнал МСЕ разом із сигналом INTA використовується в циклі підтвердження переривання і системах з каскадними контролерами переривань. Сигнал МСЕ - формується в режимі роботи із системною, шиною (І0В = 0). Коли МП відповідає на запит переривання, він виставляє код стану S2 S1 S0 = 000, по якому системний контролер формує два негативних імпульси на виході INТА. У відповідь на перший імпульс по ША і ШД не передається ніякої інформації. Перед початком другого - імпульсу сигнал МСЕ заставляє ведучий контролер переривань видати па ЛШ процесора код відомого контролера, що запросив переривання. Цей код по сигналі ALЕ записується у фіксатор адреси, По - фронті другого імпульсу INTA відомий контролер, що запросив переривання, виставляє вектор переривання на системну шину даних, відкіля він зчитується ЦП.

Вихідний сигнал ALЕ формується в кожнім машинному циклі і служить для запису поточної адреси у фіксатори адреси.

Вхідний сигнал керування СЕN діє як визначник можливості використання командних сигналів, формованих контролером системної шини. При СЕN=1 КШ функціонує нормально, а при СЕN=0 всі командні сигнали утримуються в неактивному стані. Ці особливості використовуються для поділу адресного простору й усунення адресних "конфліктів" між зовнішніми пристроями, підключеними до системної і резидентної шини.

На мал. 2.2.3 приведені тимчасові діаграми роботи КШ при активних сигналах на входах АЕN, СЕN.

Размещено на http://www.allbest.ru/

1.3 Генератор тактових імпульсів К1810ГФ84

Генератор тактових імпульсів (ГТІ) КР1810ГФ84 призначений для керування ЦП КР1810ВМ86 і периферійними пристроями, а також для синхронізації сигналів READY з тактовими сигналами ЦП і сигналів интерфейсної щини Multibas. Генератор тактових імпульсів (мал. 2.3.1, 2.3.2) включає схеми формування тактових імпульсів (OSC,CLK, РCLK), сигналу скидання (RESET) і сигналу готовності (READY).

Схема формування тактових імпульсів виробляє сигнали: СLК - тактової частоти для ЦП КР1810ВМ86, PCLK - тактової частоти для керування периферійними БІС, OSC - тактову частоту генератора, що задає, необхідні для керування пристроями, що входять у систему, і для синхронізації. Сигнали синхронні, їхні частоти зв'язані співвідношенням: у режимі внутрішнього генератора і у режимі зовнішнього генератора. Сигнали можуть формуватися з коливань основної частоти кварцового резонатора, що підключається до входів XІ, Х2, чи третьої гармоніки кварцового резонатора, виділюваної LC - фильтром чи від зовнішнього генератора, що підключається до входу ЕFI.

Вибір режиму функціонування визначається потенціалом на вході F/С. Якщо цей вхід підключений до "землі", то ГТІ працює в режимі формування сигналів від внутрішнього генератора (SGN), якщо на F/C подається високий потенціал - то в режимі формування сигналів від зовнішнього генератора.

Схема формування сигналу скидання RESET має на вході тригер Шмітта, а на виході - тригер, що формує фронт сигналу RESET по зрізі СLК. Звичайно до входу RES підключається RC - ланцюг, що забезпечує автоматичне формування сигналу при включенні джерела живлення (мал. 2.3.3).

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Схема формування тактових імпульсів має спеціальний вхід синхронізації (CSYNC), за допомогою якого можливо синхронізувати роботу декількох ГТІ, що входять до системи. Така синхронізація виконується за допомогою двух D - тригерів по входам CSYNC і EFI (мал. 2.3.3). Випливає, що якщо ГТІ працює в режимі зовнішнього генератора, то внутрішній генератор може може працювати незалежно (вхід OSC незалежний від CLK і РСLK, і асинхронен їм).

Размещено на http://www.allbest.ru/

Схема формування сигналу готовності (READY). Вхідний сигнал READY ЦП КР1810ВМ86 використовує для підтвердження готовності до обміну. Високий рівень напруги на вході вказує на наявність данних на ШД. Схема формування цього сигналу в ГТІ побудована так, щоб спростити включення системи в інтерфейсну шину стандарту Multibas, і має дві пари ідентичних сигналів RDY 1, RDY 2 і AEN 1, AEN2, об'эднаних схемою АБО. Сигнали RDY формуються елементами, що входять в систему, і свідчать про готовність до обміну.Сигнали AEN дозволяють формування сигнала READY по сигналам RDY, підтверджуючи адресацію до адресованого елементу.

1.4.Буферні регістри КР580ИР82

Загальні відомості

Буферні регістри використовуються для організації запоминаючих буферів, адресних защіпок, портів вводу, мультиплексорів. Буферні регістри складаються з восьми інформаційних тригерів (Т) з вихідними схемами (SW) із трьома станами, загальними сигналами запису інформації STB і керування вихідними схемами ОЕ. У буферному регістрі ИР82 до вихідних схем підключені прямі виходи інформаційних тригерів.

Призначення виходів



D17 - D10 - лінії вхідних даних; D07 - D00 - лінії вихідних даних; STB - ротуючий сигнал; ОЕ - дозвіл видачі даних.

При сигналі високого рівня на вході STB вхідних ліній D17 - D10 передасться на вихідні лінії D07 - D00. Запам'ятовування (защелкивание) в інформаційних тригерах здійснюється при переході сигналу STB від високого рівня до низького (по зрізі сигналу STB). Сигнал ОЕ керує вихідними буферами: при ОЕ-О буфер відмикається, при ОЕ=1 він встановлюється в Z - стан. Сигнал ОЕ не впливає на стан інформаційних тригерів, ні па функцію запису.

Малий вхідний струм і досить великий вихідний дозволяють використовувати ці елементи в якості буферів або шинних формувачів.

1.5 Шинний формувач КР580ВА86

Загальні відомості

Восьмирозрядний шинний формувач (ШФ) КР580ВА86 застосовують як буферний пристрій шини даних в мікропроцесорних системах. Велика вихідна потужність і легкість керування дозволяють використовувати їх для побудови двонапрямлених буферів, що погодять, межмодульний зв'язок або як прості підсилювальні каскади. Повна конструктивна, сумісність із БР ИР82 допускає взаємозамінність при односпрямованій передачі.



Рис. УГО ШФ ВА86

Формувач складається з восьми однакових функціональних блоків із загальними сигналами керуванні Т і OE. Функціональні блоки складаються з двох підсилювачів - формирователей з z - станами на виходах, схема включення яких забезпечує різнонаправленную передаму.

Призначення виводів ШФ

А7 - АО - вхід/вихід ліній даних. У залежності від стану входу Т вони можуть бути вхідними, якщо на Т - сигнал високого рівня, і вихідними, якщо на Т - сигнал низького рівня.

В7 - В0 - вхід/вихід ліній даних. Вони є вхідними, якщо на Т-сигнал низького рівня, і вихідними, якщо на Т - сигнал високого рівня.

Т - вхідний сигнал керування напрямком передачі. При Т = 0 здійснюється передача від В к А, при Т=1 - від А к В. Сигнал Т вибирає верхній чи нижній підсилювачів-формувачів дозволяючи відповідну передачу.

ОЕ - вхідний сигнал дозволу передачі. При ОЕ=0 знімається z-стан з виходу усилителя-формирователя, обраного по входу T. Перехід у z -стан і навпаки не дає негативних викидів на виходах ИС.

Мікросхема ИДЗ являє собою дешифратор-демультиплексор з 4 на 16.

Входи ЕО і 1л1 можна використовувати як логічні, коли мікросхема ИДЗ служить мультиплексором даних. Входи АТ...АЗ у цьому випадку використовуються як адресні, щоб направити потік даних, прийнятих входами ЕО й Е1, на один з виходів 0...16. Па другий вхід ГЛ. невикористовуваний у цьому включенні, необхідно подати напруга низького рівня.

1.6 Програмувальний контролер переривань КР1810ВИ59А

Загальні відомості

Мікросхема КР1810ВИ59А програмувальний контролер переривань (ПКП), призначений для реалізації переривань у системах із пріоритетами багатьох рівнів. Вона може застосовуватися разом з мікросхемами серій КP580 або КМ1810.

Мікросхема обслуговує до восьми запитів на переривання мікропроцесора, що надійшли від зовнішніх пристроїв, і дозволяє розширювати число запитів, що обслуговують, до 64 шляхом каскадного з'єднання мікросхем ПКП.

Контролер виконує наступні функції:

1) фіксацію запитів па переривання від зовнішніх джерел;

2) програмне маскування вхідних запитів;

3) присвоєння фіксованих або циклічно змінюваних пріоритетів входам контролера, на які надходять запити;

4) формування коду операції команди CALL (перехід на підпрограму обробки переривання) і 16-розрядної адреси цієї підпрограми;

5) послідовне опитування зовнішніх пристроїв для визначення, чи бідує пристрій в обміні.

ПКП може перебувати у двох основних станах: настроювання й обслуговування запитів на обмін. За допомогою завантаження керуючих слів двох видів (ініціалізації ІCW - у режимі настроювання, та операційних OCW - при обслуговуванні запитів) командами OUT ПКП може настроюватися на наступні режими обслуговування запитів на обмін:

1) повного вкладення підпрограм переривання (пріоритети зовнішніх пристроїв фіксовані);

2) циклічного зрушення пріоритетів А;

3) циклічного зрушення пріоритетів В;

4) спеціального маскирования;

5) послідовного опитування.

ПКП обслуговує запити на переривання від восьми зовнішніх пристроїв у такий спосіб. Запити, що надходять на входи ІR0-ІR7, фіксуються в регістрі запитів на переривання ІRR. Схема обробки пріоритетів визначає найбільш пріоритетний запит.



Схема керування ПКП формує сигнал запиту на переривання, що надходить на вхід ІNT мікропроцесора. Якщо мікропроцесору дозволене переривання, він відповідає контролеру сигналом, що надходить на вхід ІNTA. По цьому сигналу на шину даних видається перший байт команди CALL (11001101) - перехід на підпрограму обробки переривань. Системний контролер, що входить до складу мікропроцесорних систем, формує ще два сигнали, що надходять на вхід ПКП ІNTA, по яких видаються другий і третій байти команди CALL, що містять адресу підпрограми обробки переривань. Крім того, по третьому сигналу, що надходить на вхід ІNTA контролера, скидається у "0" розряд регістра запитів ІRR (відповідний до входу, по якому надійшов запит па переривання) і встановлюється в "1" відповідний розряд регістра стану, що індикує, який із запитів на переривання обслуговується.

Останньою командою підпрограми обробки переривань повинна бути OUT. За допомогою цієї команди в ПКП засилається операційне керуюче слово для закінчення режиму обслуговування переривання, у результаті чого скидається відповідний розряд регістра стану, що фіксує обслуговування запиту на переривання.

Призначення виводів

CS - вибір мікросхеми, при CS=0 дозволяється робота ПКП.

WR - запис.

RD - читання.

D7-D0 - канал даних.

CAS2-CAS0 - шина каскадування.

GND - загальний.

MS/SV/DE - вибір веденої мікросхеми (дозвіл даних).

ІNT - переривання.

ІRQ7-ІRQ0 - запит переривання.

ІNTA - підтвердження переривання.

А0 - адресний вхід.

U_СС - напруга живлення.

Настроювання ПКП

Для програміста контролер являє собою два вхідних-вихідних порти або дві чарунки пам'яті, адреси яких відрізняються в розряді АТ. Насамперед за адресою з АТ=0 командою OUT з мікропроцесора завантажується керуюче слово ініціалізації ІCW1, за допомогою якого задається молодший байт адреси підпрограми обробки переривань і наявність/відсутність каскадування. Потім командою OUT за адресою з А0=1 завантажується друге керуюче слово ініціалізації ІCW2 і, таким чином, задається старший байт адреси.

Режими роботи ПКП:

Повне вкладення підпрограм обробки переривань. У цьому режимі пріоритети входів ніколи не змінюються, вони встановлені в такий спосіб: ІR0 має вищий пріоритет, a ІR7 - нижчий.

Циклічне зрушення пріоритетів. Режим А. На відміну від попереднього режиму пріоритети можуть бути динамічно змінені. Входу, запит на переривання по якому був тільки що обслужений, завантаженням керованого слова OCW2 привласнюється низький пріоритет.

Циклічне зрушення пріоритетів. Режим В. У режимі В користувач може програмно управляти призначенням входу з нижчим пріоритетом.

Режим спеціального маскування. ПКП, що служить для того, щоб дозволити переривання по входах, що мають більш низький пріоритет, ніж у входу, запит по якому обслуговується в даний момент. У цьому режимі запити, що надходять на входи з більш низькими пріоритетами, обслуговуються доти, поки не скасовано режим спеціального маскування.

Режим послідовного опитування. Мікропроцесор за допомогою ПКП опитує послідовно джерела запитів на обмін багаторазовим завантаженням керуючого слова 0GW3 і читанням командою ІN ПКП.

1.7 Дешифратор ІДЗ

Загальні відомості

Мікросхема ІДЗ являє собою дешифратор-демультиплексор з 4 на 16.

Він дозволяє перетворити чотириразрядний двійковий код, що надходить на входи А0...А3, у напругу низького рівня, що з'являється на одному із шістнадцяти виходів 0...16. Крім чотирьох входів А0...A3 пристрій має ще два входи Е0 та Е1 дозволу дешифрації, тобто вони відіграють роль стробуючих входів, якщо на їх поданий низький рівень напруги. Якщо хоча б на одному із входів Е0 та Е1 встановити високий рівень напруги, то на всіх виходах 0...16 буде високий рівень напруги незалежно від того, який код поданий на входи А0...A3. Такий режим використовується при нарощуванні числа розрядів коду, що дешифрується.

Входи Е0 та Е1 можна використати як логічні, коли мікросхема ІДЗ служить демультиплексором даних.

Входи Е0 та Е1 можна використати як логічні, коли мікросхема ІДЗ служить демультиплексором даних. Входи А0...A3 у цьому випадку використовуються як адресні, щоб направити потік даних, прийнятих входами Е0 та El, на один з виходів 0...16. На другий вхід Е1, що не використовується у цьому включенні, необхідно подати напругу низького рівня.

Таблиця 6

Входы	Выходы
ЕО	Е1	A3	А2	А1	АО	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15
0	0	0	0	0	0	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
0	0	0	0	0	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1
0	0	0	0	1	0	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1
0	0	0	0	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1
0	0	0	1	0	0	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1
0	0	0	1	0	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1	1
0	0	0	1	1	0	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1	1
0	0	0	1	1	1	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1	1
0	0	1	0	0	0	1	1	1	1	1	1	1	1	0	1	1	1	1	1	1	1
0	0	1	0	0	1	1	1	1	1	1	1	1	1	1	0	1	1	1	1	1	1
0	0	1	0	1	0	1	1	1	1	1	1	1	1	1	1	0	1	1	1	1	1
0	0	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	1	1
0	0	1	1	0	0	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1	1
0	0	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1	1
0	0	1	1	1	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0	1
0	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	0
0	1	X	X	X	X	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
1	0	X	X	X	X	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1
1	1	X	X	X	X	1	1	1	1	1	1	1	...

Подобные документы

• Архітектура системи на базі процесора Pentium (Socket 7)

  Взаємодія шин в типовому комп'ютері на базі процесора Pentium. Основні блоки набору мікросхем системної логіки: North Bridge, South Bridge та Super I/O. Набори мікросхем системної інформації для різних поколінь процесорів та їх технічні характеристики.
  
  реферат [297,1 K], добавлен 19.06.2010
  

• Мікропроцесорна система для підрахунку готової продукції

  Функціональні вузли мікроконтролеру, його технічні характеристики і загальна структура. Генератор тактових імпульсів та пристрої пам'яті. Розробка структурної схеми, енергозберігаючі режими роботи, програмні середовища для програмування мікроконтролеру.
  
  курсовая работа [1,1 M], добавлен 30.06.2009
  

• Створення мікропроцесорної системи обробки інформації

  Місце мікропроцесора в структурі мікропроцесорних приладів, його функції. Інтегральні мікросхеми із великою ступінню інтеграції. Розробка структурної схеми мікропроцесорної системи обробки інформації на основі мікроконтролера ATmega128 та інших мікросхем.
  
  курсовая работа [2,1 M], добавлен 18.09.2010
  

• Сучасні мікропроцесорні технології

  Визначення та структура мікропроцесора, алгоритм роботи. Види процесорної пам’яті. Частота системної шини. Огляд мікропроцесорів AMD Phenom. Структура ринку сучасних мікропроцесорів, найбільш поширені архітектури. Охорона праці при роботі з комп'ютером.
  
  курсовая работа [5,9 M], добавлен 03.01.2015
  

• Архітектура комп'ютерів, мікропроцесори

  Структурна систематика архітектури Р. Хокні та К. Джессхоупа. Технологія SMM та SSE, нові команди для роботи з графікою і звуком. Набори мікросхем системної логіки процесорів Pentium II/III. Суперскалярний мікропроцесор та конвеєри виконання команд.
  
  контрольная работа [17,4 K], добавлен 19.10.2009
  

• Схема електрична принципова модуля на базі 8-розрядного мікропроцесора

  Технології і схемотехніки великих інтегральних мікросхем. Мікропроцесор як програмно-управляючий пристрій для обробки цифрової інформації і керування процесом цієї обробки. Розробка електричної принципової схеми модуля на базі 8-розрядного мікропроцесора.
  
  курсовая работа [554,8 K], добавлен 26.03.2009
  

• Мікропроцесори Intel

  Ознайомлення з історією заснування Intel. Дослідження роботи представництва даної корпорації в Україні. Загальна характеристика комп'ютерних процесорів фірми; структури мікросхем. Опис розвитку процесу кешування. Особливості партнерства з Apple.
  
  курсовая работа [4,7 M], добавлен 27.07.2015
  

• Короткі відомості про компакт-диски, роз’єми та мікросхеми

  Компакт-диски, їх призначення, технології запису та зчитування, стандарти, формати. Типи та характеристика роз’ємів звукових плат. Види та призначення мікросхем RTC/NVRAM. Особливості інтерфейсу SCSI. Перетворення комп’ютерів Macintosh в замкнуту систему.
  
  контрольная работа [29,2 K], добавлен 04.10.2009
  

• Розробка мікропроцесорної системи на основі мікропроцесору К1810ВМ86

  Характеристики мікропроцесора. Функції інтерфейсу центрального процесору із системною шиною. Проектування системи пам’яті, контролера, блоків клавіатури, індикації, зв’язку з іншою ЕОМ, дешифратора, мікросхеми ОЗП. Розробка програмного забезпечення.
  
  курсовая работа [1,4 M], добавлен 13.09.2013
  

• Розробка структури інформаційної системи для автоматизації роботи автопідприємства

  Аналіз предметної області і постановка задачі на розробку програми для автоматизації роботи автопідприємства. Перелік та опис використаних компонентів та основних процедур програми. Опис структур та методів обробки даних. Інструкція для користувача.
  
  курсовая работа [2,3 M], добавлен 15.02.2012
  

• Вивчення класифікації і конструктивної побудови нульового рівня ІС

  Класифікація інтегральних мікросхем за функціональною ознакою (аналогові та цифрові), конструктивно-технологічним виконанням (напівпровідникові, гібридні і плівкові, вакуумні, керамічні). Призначення корпуса ІС та умовні позначення його матеріалу та типу.
  
  лабораторная работа [9,1 K], добавлен 03.12.2014
  

• Гра "П’ятнашкина" на Delphi

  Опис структури даних та вимоги до них, процедур і функцій користувача, файлів та їх призначення. Інструкція для роботи з програмою. Результати роботи програми, її структура та функціональні компоненти, принципи роботи та сфери практичного застосування.
  
  курсовая работа [330,6 K], добавлен 04.02.2015
  

• Мікропроцесорна архітектура

  Історія виникнення та стисла характеристика мікропроцесора Power. Основні характеристики MPC8640D, його структурна схема. Порівняння процесорів MPC8640D й Corei5650. Будова мікропроцесорної системи, материнська плата, опис блоків та оперативної пам'яті.
  
  курсовая работа [1,1 M], добавлен 13.06.2010
  

• Обчислювальні та мікропроцесорні засоби в електронній апаратурі

  Характеристика мікросхем центрального процесора, програмованого паралельного інтерфейсу, шинних формувачів. Розробка режимів і часової діаграми роботи ВІС. Блок-схема алгоритму обслуговування інтерфейсного модуля; організація програмного обслуговування.
  
  курсовая работа [590,0 K], добавлен 04.01.2014
  

• Програмування мовою Ассемблер

  Робота з цілими значеннями за допомогою арифметичних команд. Механізм роботи команд передачі керування мови Assembler. Типи даних "FPU" та система регістрів. Програма та її структура на мові Assembler, робота з директивами. Текстовий режим відеоадаптера.
  
  лабораторная работа [1,7 M], добавлен 31.05.2014
  

• Створення програми мовою Асемблер для мікропроцесора Intel 8086

  Реалізація програми на мові асемблера для процесора i8086. Регістрова структура процесора. Використання сегментних регістрів для апаратної підтримки найпростішої моделі сегментованої пам'яті. Формування арифметичних прапорців. Система команд процесора.
  
  контрольная работа [240,5 K], добавлен 27.02.2013
  

• Програма модифікуюча команди, які використовуються в захищеному режимі

  Програма, що модифікує деякі команди для того, щоб вони могли працювати в захищеному режимі роботи мікропроцесора. Вимоги до надійності, маркування і пакування. Умови експлуатації. Стадії і етапи розробки програми. Опис і розробка алгоритму рішення.
  
  курсовая работа [42,4 K], добавлен 20.01.2009
  

• Розробка та дослідження драйверу консолі

  Призначення драйверів та порядок роботи з драйверами в MS-DOS. Розробка драйверів консолі. Структура драйвера та призначення компонентів. Розробка структури алгоритму, програми налагодження драйвера. Опис змінних програми та роботи модулів програми.
  
  курсовая работа [1,0 M], добавлен 22.06.2012
  

• Робота в захищеному режимі мікропроцесора

  Перехід у захищений режим. Програма яка виводить на екран відомості про тип процесора і виводить вміст регістру флагів і іншу інформацію о системі. Завершення циклу чекання натиску клавіші. Масковані і немасковані переривання. Вихід до реального режиму.
  
  курсовая работа [34,8 K], добавлен 14.02.2009
  

• Розробка програми-додатку "Психологічний тест"

  Головні принципи візуального програмування, опис компонентів Delphi, використаних при розробці проекту. Опис програми-додатку "Психологічний тест" та список дій користувача. Алгоритм роботи програми, її форма та ієрархія. Опис графічного інтерфейсу.
  
  курсовая работа [1,2 M], добавлен 08.06.2010
  

• главная
• рубрики
• по алфавиту
• вернуться в начало страницы
• вернуться к началу текста
• вернуться к подобным работам