Устройство умножения восьмиразрядное

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Министерство образования Иркутской области

Государственное бюджетное профессиональное образовательное учреждение Иркутской области

«Иркутский авиационный техникум» (ГБПОУИО «ИАТ»)

Курсовая работа на тему

Устройство умножение восьмиразрядное

Содержание

Введение

1. Общая часть

1.1 Умножение в двоичном коде

1.2 Назначение АЛУ процессора

1.3 Математический сопроцессор

1.4 Блок схема алгоритма умножения

1.5 Алгоритм работы устройства

1.6 Функциональная схема

1.7 Описание проекта на языке VHDL и Verilog

1.8 Работа электрической схемы

1.9 Работа программы

2 Специальная часть

2.1 Создание проекта

Заключение

Список используемых источников

Приложение A - Листинг умножителя

Введение

Арифметико-логические устройства (АЛУ) служат для выполнения арифметических и логических преобразований над словами, называемыми в этом случае операндами. Операндами могут быть двоичные числа с фиксированной запятой (дробные и целые), двоичные (или шестнадцатеричные) числа с плавающей запятой, десятичные целые числа, команды или отдельные их поля, логические коды, алфавитно-цифровые поля. Операнды могут иметь постоянную или переменную длину.

Выполняемые в АЛУ операции можно разделить на группы:

- операции двоичной арифметики для чисел с фиксированной запятой;

- операции двоичной арифметики для чисел с плавающей запятой;

- операции десятичной арифметики;

- операции индексной арифметики;

- операции специальной арифметики;

- операции над логическими кодами (логические операции);

- операции над алфавитно-цифровыми полями.

К арифметическим операциям относятся сложение, вычитание, умножение и деление. Группу логических операций составляют операции дизъюнкции (логическое ИЛИ) и конъюнкции (логическое И). Специальные арифметические команды включают нормализацию, арифметический сдвиг, логический сдвиг.

1. Общая часть

1.1 Умножение в двоичном коде

Двоичная таблица умножения имеет следующий простейший вид:

0•0=0

0•1=0

1•1=1

Многоразрядные двоичные числа можно умножать столбиком аналогично десятичному умножению пример показан на рисунке 1.

6•5=30

Рисунок 1 - Умножение столбиком

Двоичное умножение сводится к последовательному сдвигу и суммированию кодов. При работе с двоичными кодами часто выполняют операцию умножения на число вида 2n, где n -- целое число. Здесь действует следующее правило:

- для умножения двоичного числа на два в степени n достаточно сдвинуть код этого числа относительно точки на n по абсолютной величине (|n|) на n разрядов влево, если n>0 и вправо, если n<0.

Примеры такого умножения в двоичной записи на рисунке 2.

Это правило аналогично имеющемуся в десятичной арифметике правилу умножения на десять в степени n.



Рисунок 2 - Умножение двоичного числа

1.2 Назначение АЛУ процессора

Арифметико-логическое устройство (АЛУ) -- блок процессора, который под управлением устройства управления служит для выполнения арифметических и логических преобразований над данными, называемыми в этом случае операндами. Разрядность операндов обычно называют размером или длиной машинного слова.

Вид выполняемой операции задается:

- битом М (Mode -- режим), позволяющим выбрать арифметическую (М = 0) или логическую (M = 1) операцию;

- 4-разрядным кодом Е3Е2Е1Е0, позволяющим выбрать одну из 16 арифметических и 16 логических операций.

Логические операции над операндами A иB выполняются поразрядно:

A * B = (A3* B3)(А2 * В2)(А1 * В1)(А0 * В0),

Помимо операндов на вход АЛУ подается сигнал переноса С0. Результат выполнения операции снимается с выходов в виде функций Fi(i=0,1,2,3) для отдельных разрядов.

Процессор (как и все другие цифровые устройства) воспринимает управляющие сигналы и операнды в виде двоичных чисел. Результат также формируется в виде двоичных чисел. В момент трансляции программы ее текст превращается в набор двоичных чисел (объектный код). Именно эти двоичные числа заставляют процессор (в том числе и АЛУ) выполнять операции, запланированные программистом.

Структурная схема простейшего АЛУ показана на рисунке 3.

Рисунок 3 - Структурная схема простейшего АЛУ

Два многоразрядных операнда (числа, буквы, символы и т.д.), подлежащие обработке в АЛУ, подаются на входы А и В. Результат выполнения операции появляется на выходе F. Вид операции, выполняемой в АЛУ, определяется сигналами, которые подаются на входы S и M. Таким образом при сложении чисел 2 и 3 одно из них подается на вход А, а второе - на вход В. В этот момент на шины S и М подается двоичное число, которое на обыденном языке означает команду (приказ) «Выполнить арифметическое сложение». Результат сложения - число 5 появляется на выходе F.

Комбинационная логическая схема 4-битного АЛУ, реализованная в 24-х выводной микросхеме ТТЛ, модель 74181 показана на рисунке 4.

1.3 Математический сопроцессор

Сопроцессор -- специализированный процессор, расширяющий возможности центрального процессора компьютерной системы, но оформленный как отдельный функциональный модуль. Физически сопроцессор может быть отдельной микросхемой или может быть встроен в центральный процессор (как это делается в случае математического сопроцессора в процессорах для ПК начиная с Intel 486DX).

Рисунок 4 - Арифметико-логическое устройство

Математический сопроцессор 80x287 в колодке на материнской плате персонального компьютера.

Различают следующие виды сопроцессоров:

-Математические сопроцессоры общего назначения, обычно ускоряющие вычисления с плавающей запятой,

- Сопроцессоры ввода-вывода (например -- Intel 8089), разгружающие центральный процессор от контроля за операциями ввода-вывода или расширяющие стандартное адресное пространство процессора,

- Сопроцессоры для выполнения каких-либо узкоспециализированных вычислений.

Сопроцессоры могут входить в набор логики, разработанный одной конкретной фирмой (например Intel выпускала в комплекте с процессором 8086 сопроцессоры 8087 и 8089) или выпускаться сторонним производителем (например, Weitek (англ. ) 1064 для Motorola m68k и 1067 для Intel 80286). Один из таких сопроцессоров показан на рисунке 5.

Рисунок 5 - Сопроцессор Motorola 68881

Сопроцессор в программировании

Сопроцессор расширяет систему инструкций центрального процессора, поэтому для его использования, программа (компилируемая без интерпретации и вызова внешних библиотек) должна содержать эти инструкции. Настройки современных компиляторов для языков высокого уровня под процессоры семейства x86 зачастую позволяют выбирать: использовать математический сопроцессор или нет, что особенно важно при создании кода, который будет исполняться внутри обработчика аппаратного прерывания.

1.4 Блок схема алгоритма умножения

Заданный алгоритм целочисленного умножения двоичных чисел, начиная с младших разрядов, при неподвижном множимом и сдвиге суммы частичных произведений вправо, представлен на рисунке 6. В начале происходит проверка младшего разряда множителя Y, если он равен 1, то к старшей половине RgY прибавляется множитель X, а затем происходит сдвиг содержимого регистра RgY вправо на один разряд.

Рисунок 6 - Алгоритм умножения с неподвижным множимым и сдвигом суммы частичных произведений вправо

1.5 Алгоритм работы устройства

При нулевом младшем разряде суммирование не производится, а происходит лишь сдвиг. Далее счетчик разрядов уменьшается на единицу. Описанная последовательность действий повторяется до тех пор, пока счетчик разрядов не станет равным нулю. После этого переменная Z (сумма частичных произведений) становится результатом вычисления - произведением.

Пример приведён в таблице 1.

Для восьмиразрядного множимого и восьмиразрядного множителя процесс умножения будет выглядеть следующим образом :

Пусть X = 10011101, Y = 00111001, X ґ Y = Z

Таблица 1

N такта	Y H	Y L	J
1	0 0 0 0 0 0 0 0	0 0 1 1 1 0 0 1	0
2	1 0 0 1 1 1 0 1	0 0 1 1 1 0 0 1	0
3	0 1 0 0 1 1 1 0	1 0 0 1 1 1 0 0	1
4	0 1 0 0 1 1 1 0	1 0 0 1 1 1 0 0	1
5	0 0 1 0 0 1 1 1	0 1 0 0 1 1 1 0	2
6	0 0 1 0 0 1 1 1	0 1 0 0 1 1 1 0	2
7	0 0 0 1 0 0 1 1	1 0 1 0 0 1 1 1	3
8	1 0 1 1 0 0 0 0	1 0 1 0 0 1 1 1	3
9	0 1 0 1 1 0 0 0	0 1 0 1 0 0 1 1	4
10	1 1 1 1 0 1 0 1	0 1 0 1 0 0 1 1	4
11	0 1 1 1 1 0 1 0	1 0 1 0 1 0 0 1	5
12	0 0 0 1 0 1 1 1	1 0 1 0 1 0 0 1	5
13	1 0 0 0 1 0 1 1	1 1 0 1 0 1 0 0	6
14	1 0 0 0 1 0 1 1	1 1 0 1 0 1 0 0	6
15	0 1 0 0 0 1 0 1	1 1 1 0 1 0 1 0	7
16	0 1 0 0 0 1 0 1	1 1 1 0 1 0 1 0	7
17	0 0 1 0 0 0 1 0	1 1 1 1 0 1 0 1	0
18	0 0 1 0 0 0 1 0	1 1 1 1 0 1 0 1	0

Результат произведения Z = 0010001011110101 . Полученный результат нетрудно проверить. В десятичной системе будем иметь Х = 157, Y = 57. Тогда результат в десятичной системе будет равен Z = 8949. Таким образом, чтобы умножить два восьмиразрядных числа, необходимо произвести восемь раз сложение и восемь раз сдвиг.

1.6 Функциональная схема

Функциональная схема цифрового устройства может быть разбита на иерархические уровни, простейшим из которых является уровень логических элементов, которые служат базой для проектирования более сложных устройств. Именно поэтому исследование параметров элементной базы является важным для дальнейшего проектирования и корректного функционирования разработанного устройства (рисунок 8).

Элементы 1-го уровня иерархии:

-2И, 2ИЛИ, НЕ, 2XOR,3И-НЕ, 2И-НЕ;

- элементы 2-го уровня иерархии:

- триггеры RS, D; JK, T;

- сумматоры;

- мультиплексоры.

Рисунок 8 - Функциональная схема устройства

1.7 Описание проекта на языке VHDL и Verilog

Описание элемента умножение на языке Verilog в Приложении A.

Операторы языка Verilog на рисунке 9.

Рисунок 9 - Язык Verilog

Реализации конечного автомата и его диаграмма состояний на рисунке 10 и 11.

Рисунок 10 - Схема автомата



Рисунок 11- Verilogконечный автомат

1.8 Работа электрической схемы

Структурная электрическая схема устройства умножения четырехразрядных двоичных чисел представлена на рисунке 11.

Умножитель Y3 предназначен для умножения четырехразрядных двоичных чисел A и B, представленных разрядами , , , и , , , . На выходе умножителя формируется восьмиразрядное произведение Q, представленное разрядами ,,…,.



Рисунок 11 - Устройство умножения двоичных чисел

Регистр Y1 предназначен для параллельного ввода четырехразрядного множимого A в двоичной системе счисления (СС). Значение множимого A может меняться в пределах от 0 до 15 в десятичной СС.

Счетчик Y2 предназначен для параллельного ввода четырехразрядного множителя B в двоичной СС. Значение множителя B также может меняться от 0 до15 в десятичной СС.

Регистр Y4 предназначен для параллельного вывода результата умножения, который представляет собой восьмиразрядное кодовое слово.

Загрузка сомножителей и запись результата умножения синхронизируется тактовыми импульсами . Причем ввод сомножителей осуществляется по отрицательным фронтам тактовых импульсов, а вывод результата умножения - по положительным.

Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 12.

Рисунок 12 - Временная диаграмма, поясняющая процесс функционирования устройства

В момент времени по отрицательному фронту тактового импульса начинается ввод сомножителей в регистр Y1 и счетчик Y2 (рисунок 9). К моменту времени ввод заканчивается, и начинается процесс умножения в умножителе Y3. Этот процесс в худшем случае завершается к моменту времени . Затем по положительному фронту тактового импульса результат умножения записывается в регистр Y4 и т.д. При подаче низкого уровня напряжения на вход (рисунок 9) устройство сбрасывается в исходное нулевое состояние.Один из вариантов структурной схемы умножителя для m = n = 4 показан на рисунке 13.

Рисунок 13- Умножитель четырехразрядных двоичных чисел

Матричное умножение на рисунке 14.

Схема образует матрицу, сформированную проводниками, по которым передаются разряды числа A и числа B. В точках пересечения этих проводников находятся логические элементы “2И”. Именно по этой причине умножители, реализованные по данной схеме, получили название матричных умножителей. Такая схема представлена в QuartusIIна рисунке 15.



Рисунок 14 - Схема матричного умножителя 4*4

Рисунок 15- Схема матричного умножителя в Quartus II

1.9 Работа программы

Для получения результата умножения устройству необходимо 4 такта. На каждом такте выполняется вычисление промежуточного результата умножения двух 4-разрядных чисел с последующим их суммированием. В конце четвертого такта на выходе умножителя формируется 16-разрядный результат.

- adder - 16-разрядный сумматор;

- mult4x4 - умножитель двух 4-разрядных чисел;

- mux4 - 4-разрядный мультиплексор 2:1;

- shifter - управляемый регистр сдвига.

Режим работы регистра задается управляющим сигналом cnt[1:0]:

если cnt[1:0] == 0, то операция сдвига не выполняется;

если cnt[1:0] == 1, то выполняется операция сдвига на 4 разряда влево;

если cnt[1:0] == 2, то выполняется операция сдвига на 8 разрядов влево;

если cnt[1:0] == 3, то операция сдвига не выполняется;

seven - дешифратор семисегментного индикатора. Используется для визуализации состояний управляющего автомата;

reg16 - 16-разрядный синхронный регистр хранения результата (в том числе, и промежуточного). Регистр имеет следующие управляющие сигналы:

clr_n - сигнал установки регистра в исходное состояние (активный уровень - низкий);

clken_n - сигнал разрешения тактовой частоты (активный уровень - низкий);

counter - 2-разрядный асинхронный счетчик. Счетчик имеет следующий управляющий сигнал:

clr_n - сигнал установки счетчика в исходное состояние (активный уровень - низкий);

2. Специальная часть

2.1 Создание проекта

Зайти в программу Quartus II далее нажимать newproject, next, выбрать путь к файлу и написать имя проекта, next, дальше такие же данные как на рисунке 16 и нажимаем next>finish

Рисунок 16

Дальше создать проект, нажимаем File, >New в появившемся окне выбрать BlockDiagram/SchematicFile. Появилось окно, создать схему показанную на рисунке 17.



Рисунок 17

Создать элемент умножение, зайти во вкладку Toolsдалее MegaWizard как на рисунке 18.

Рисунок 18

Нажать Next> во вкладке Arithmetic выбираем LPM_MULT указать путь к файлу, нажимаем next, и выставляем такие же значение как на рисунке 19.

Создать элемент LPM_MULT через MegaWizard и выставить такие же значение как на рисунке 20.

Вывод на светодиоды.

Светодиоды -- полупроводниковый прибор, трансформирующий электроток в видимое свечение. Это -- простая реализация, который может отображать информацию.



Рисунок 19

Рисунок 20

Заключение

В результате выполнения данного курсового проекта произведен поиск информации и был разработан блок АЛУ для умножения двух положительных двоичных чисел. Все требования, оговоренные в техническом задании, были выполнены.

Разработанное устройство имеет по 8 входов для множителя Y0 - Y7 и множителя X0 - X7, вход разрешения начала счета (clock) с активным уровнем "1", вход принудительного сброса с активным уровнем "1" и вход синхронизации с тактированием по фронту импульса; 16 выходов результата Z0 - Z15.

Список используемых источников

1. Бибило П.Н., Основы языка VHDL: Учебное пособие - М.: Книжный дом «ЛИБРОКОМ», 2012. -300c.

2. Бибило П.Н., Романов В.И., Логическое проектирование дискретных устройств с использованием продукционно-фреймовой модели представления знаний - Минск: Беларус. наука, 2011. -240c.

3. Бойко В.И. Схемотехника электронных систем. Микропроцессоры и микроконтроллеры - С.Пб.: Б ХВ-Петербург, 2004. - 99c.

4. Калабеков Б.А., Мамзелев И.А. Цифровые устройства и микропроцессорные системы- М.: Радио и связь,2008. - 400c.

5. Мышляева И.М., Цифровая схемотехника - М.: Издательский центр академия, 2005. - 400c.

6. Угрюмов Е.П., Проектирование элементов и узлов ЭВМ- С-Пб.: БХВ-Петербург, 1987. - 200c.

7. Проектирование цифровых схем на основе ПЛИС

8. VHDL - обучающий портал для студентов и разработчиков

9. Интернет-университет информационных технологий (ИНТУИТ.ру)

умножение двоичный процессор алгоритм

Приложение A

Листинг умножителя

moduleMultiplierUS // имя модуля

( // входы/выходы (описание используемых сигналов)

output [15:0] c, // создать выход с, 16-разрядный

outputready,

input [7:0] a, // шина данных а, восьмиразрядная

input [7:0] b, // шина данных b, восьми разрядная

inputclk, // тактовый сигнал на входе

inputstart // разрешающий вход

);

reg [7:0] ar; // создать регистр с именем ar, 8-разрядный

reg [16:0] cr; // создать регистр с именем cr, 17-разрядный

reg [3:0] counter; // создать регистр с именем counter, 4-разрядный

wire [16:0] new_cr; // семнадцатиразрядная шина данных выхода new_cr

always @(posedgeclk) // анализ наличия сигнала

begin // начало

if (start) // условие нажатия кнопки

//если=1

begin // тогда

ar = a; //с шины данных входа а, записать в регистр ar

cr = {9'b000000000, b}; // сбросить регистр cr

counter = 0; //сбросить регистр counter

end

else //иначе

begin

if (counter != 4'b1001) //если counter не в положении 9dec или 1001

begin // тогда

cr = new_cr; //подключить регистр cr к шине new_cr

counter = counter + 1; // сдвиг вправо

// запись накопленной суммы в регистр результата cr со сдвигом вправо

end

end

end

assignnew_cr[16:8] = (cr[0]) ?({1'b0, cr[16:9]} + {1'b0, ar}):{1'b0, cr[16:9]};

// из шины new_cr 16:8 передать данные в регистрcr0 при условии если cr0=1 тогда a+b если же cr0=0 то b=0

assignnew_cr[7:0] = cr[8:1];

//из шины new_cr [7:0] передать данные в регистр cr [8:1]

assignc = cr[15:0]; // подключить выход с к регистру cr [15:0]

endmodule// конец модуля

Размещено на Allbest.ru

...