История и устройство ЭВМ

При определении адреса следующей МК все разряды адреса А, кроме младшего, передаются в счетчик СТ непосредственно из адресной части выполняемой МК. В поле Х может быть записан либо 0, либо двоичный код, присвоенный одному из логических условий. Где F - количество различных условий , которые проверяются в микропрограмме. Если в поле Х записан 0, то младший разряд адреса А из адресной части выполняемой МК через верхний конъюнктор записывается в младший разряд Д1 счетчика СТ. Таким образом в этом случае адрес полностью поступает в счетчик СТ, включая младший разряд, и следующей будет выполняться МК, хранящаяся в ЗУ по этому адресу. Если нужно реализовать условный переход, то в поле Х записывается номер f проверяемого условия и в младший разряд Д1 счетчика СТ поступает значение самого условия , т е либо 0, либо1. Проверяемое условие проходит через выбранный с помощью дешифратора ДСх соответствующий конъюнктор и поступает в младший разряд Д1 счетчика СТ. Таким образом реализуется переход к одной из двух МК, записанных в ЗУ по адресам: А1 0, А1 1. А1 - (n-1) разрядный адрес из поля А, т е все разряды, кроме младшего. В результате в зависимости от значений проверяемого условия реализуется условный переход либо по адресу А1 0, либо по адресу А1 1. В приведенной структурной схеме управляющего автомата с программируемой логикой признаком окончания микропрограммы является равенство единице условия В. Поэтому последняя выполняемая МК в микропрограмме должна передавать управление первой МК. Тогда В становится равным единице и ЗА выходит на конечную вершину графа МП и останавливается.

2.5 Адресная структура памяти

Оперативная память ЭВМ является адресной. Это значит, что каждая хранимая в ОЗУ единица информации (байт или слово) ставится в соответствии со специальным числом, называемым адресом, которое определяет месторасположение этой информации в памяти. Минимальной, адресуемой в памяти единицей информации является байт, т.е. восьмиразрядный код. Более крупные единицы информации (полуслово, слово, двойное слово) образуются из целого числа байт.

В мини- и микро-ЭВМ нумерация бит и байт в слове производится справа налево. В машинах общего назначения нумерация бит и байт в слове производится слева направо. Адресом слова является адрес его байта с наименьшим номером.

2.6 Принципы постороения устройств памяти

В ЭВМ используется несколько типов запоминающих устройств, отличающихся принципом действия, характеристиками и назначением.

Основными операциями в памяти являются запись и чтение. Обе эти операции называются «обращение к памяти». Важнейшими характеристиками ЗУ являются их емкость и быстродействие. Емкость памяти определяется максимальным количеством данных, которые в ней могут храниться. Быстродействие памяти определяется продолжительностью операции обращения, т.е. временем, затрачиваемым на поиск нужной единицы информации и ее чтение. В зависимости от реализуемых в памяти операций обращения различают:

А) память с произвольным обращением (RAM - Random Access Memory);

Б) память только для чтения информации (ROM - Read Only Memory), такая память носит название односторонней или постоянной.

По способу организации доступа различают ЗУ:

1) с непосредственным (произвольным) доступом;

2) с прямым (циклическим) доступом;

3) с последовательным доступом.

В памяти с непосредственным доступом время доступа не зависит от месторасположения информации. В таких ЗУ цикл обращения обычно составляет несколько наносекунд (1нс = 10^-9 с).Число разрядов, читаемых или записываемых в память за одну операцию обращения, называется шириной выборки (1,2,3…байта). Типичный пример такой памяти - это адресное оперативное ЗУ.

В устройствах памяти с прямым доступом, благодаря непрерывному вращению носителя информации, возможность обращения к некоторому участку носителя циклически повторяется. Пример такой памяти - это память на различных дисках.

В памяти с последовательным доступом производится последовательный просмотр участков носителей. Обычно это магнитная лента. ЗУ, использующие запись на магнитную ленту, называются стриммерами.

Обычно память организуется в виде иерархической структуры ЗУ, обладающих различным быстродействием и емкостью.

В ЭВМ используется сверхоперативная память, которая располагается в процессоре, оперативная память (ОЗУ), память с прямым доступом на дисках, память с последовательным доступом на лентах.

Порядок перечисленных устройств соответствует убыванию их быстродействия и возрастания емкости. Иерархическая структура памяти позволяет экономически эффективно сочетать хранение больших объемов информации с быстрым доступом в процессе ее обработки.

Оперативной или основной памятью называется ЗУ, которая служит для хранения информации, непосредственно используемой в процессе выполнения программ в Процессоре. Процессор может выполнить только те программы, которые находятся в ОЗУ. Если быстродействие ОЗУ оказывается недостаточным, то в состав ЭВМ включают Сверхоперативную память (КЭШ). Быстродействие такой памяти обычно соответствует скорости работы самого Процессора.

Если емкость ОЗУ оказывается недостаточной, то в ЭВМ включают несколько ЗУ с прямым доступом на дисках или с последовательным доступом на лентах. Оперативная и Сверхоперативная память образуют внутреннюю память ЭВМ. Память на дисках и лентах - это внешняя память. Внешние ЗУ подключаются к Процессору и ОЗУ через специальное устройство - контроллер.

2.7 Адресная, ассоциативная и стековая организация памяти

ЗУ с произвольным обращением обычно содержит множество одинаковых запоминающих элементов, образующих запоминающий массив (ЗМ). ЗМ разделен на отдельные ячейки, число разрядов в которых равно ширине выборки памяти. Способ организации памяти зависит от метода размещения и поиска информации в ЗУ. По этому признаку различают адресную, ассоциативную и стековую память.

АДРЕСНАЯ ПАМЯТЬ

В такой памяти размещение и поиск информации в ЗУ основаны на использовании адреса байта или слова. Адресом служит порядковый номер ячейки ЗМ, в которой это слово размещается. Структурная схема адресной памяти объемом N n-разрядных слов имеет следующий вид



При каждом обращении к ЗУ необходимо указывать номер (адрес) ячейки памяти, в которой размещается нужная информация. Для приема адреса А служит регистр адреса RGA. Этот адрес дешифруется дешифратором адреса DC, который формирует сигнал на одном из своих выходов. При этом номер этого выхода равен самому адресу А. Таким образом, дешифратор DC указывает номер ячейки памяти, к которой происходит обращение. При чтении информации из ЗУ устройство управления формирует управляющий сигнал «чтение», под действием которого прочитанное из ЗУ слово поступает в усилители чтения, а оттуда в регистр информации RGI.

Занесение прочитанного слова в RGI происходит под действием управляющего сигнала “Прием информации из ЗМ”. Аналогично происходит запись информации в ЗМ. При этом записываемое слово поступает с ШD в регистр RGI, а оттуда через усилитель записи под действием сигнала «запись» в выбранную ячейку ЗМ. Любой цикл обращения к памяти инициируется поступлением сигнала «обращение». На УУ поступают также сигналы «чтение» и «запись», которые указывают вид выполняемой в ЗУ операции (запись или чтение).

Для построения адресной памяти используются микросхемы памяти, в состав которых кроме ЗМ входят также усилители чтения и записи, а также дешифратор памяти.

АССОЦИАТИВНАЯ ПАМЯТЬ

В памяти этого типа поиск нужной информации производится не по адресу, а по содержанию самой информации (т.е. по ассоциативному признаку). При этом поиск по ассоциативному признаку происходит параллельно во времени для всех ячеек памяти. Ассоциативный поиск позволяет существенно упростить и ускорить обработку данных. Это достигается за счет того, что в такой памяти операция чтения информации совмещена с выполнением ряда логических операций. Например, можно выполнять такие операции, как:

1) поиск максимального или минимального числа в ЗУ;

2) поиск слов, заключенных в определенные границы;

3) поиск слов, ближайших к ассоциативному признаку, как с большей, так и с меньшей стороны и т.д.

Простейшая ассоциативная память обычно выполняет единственную операцию по выборке слов, чей признак совпадает с ассоциативным признаком.

ЗМ содержит N ячеек, каждая ячейка n+1 разрядная. Для указания занятости ячейки используется служебный n-ый разряд. Если в n-ом разряде 0 - то ячейка свободна, если 1 - то занята.

По входной ШD в регистр ассоциативного признака RGП поступает n-разрядный признак, а в регистр маски RGМ - код маски поиска. При этом n-ый разряд регистра RGМ устанавливается в 0. Ассоциативный поиск производится лишь по тем разрядам признака, которым соответствует «1» в регистре маски, то есть по так называемым незамаскированным разрядам RGМ. Таким образом, задавая код маски М, можно произвольно выбирать те разряды признака, по которым ведется поиск.

Для слов из ЗМ, в которых все цифры совпали с незамаскированными разрядами RGП, комбинированная схема КС 1 устанавливает «1» в соответствующие разряды регистра совпадения RGC. Таким образом, если произошло совпадение цифры j-го слова с незамаскируемыми разрядами признака, то в j-ом разряде регистра RGC будет записана «1», в противном случае «0». Запись «1» в j-ом разряде RGC означает, что j-ое слово соответствует признаку, т.е. является тем словом, которое собственно и ищется в ЗМ. КС 1 реализует следующую систему М булевых уравнений:

Выходы регистра RGC соединены со входами КС2, которая формирует выходы б₀, б₁, б₂. Символ б₀=1, если во всех разрядах RGC находятся «», что соответствует случаю отсутствия искомых слов в ЗМ.

Символ б₁=1, если имеется одно слово в ЗМ, удовлетворяющее ассоциативному поиску. Символ б₂=1, если таких слов больше одного. При б₁=1 найденное слово из ЗМ записывается в RGI, а оттуда в выходную шину ШД. При б₂=1 обычно читается слово из ячейки, имеющей наименьший номер среди ячеек, отмеченных «1»-цей в RGC.

При записи информации сначала находится свободная ячейка. Для этого выполняется операция ассоциативного поиска по признаку, имеющему во всех разрядах «0», а в регистре маски «0» записаны во всех разрядах, кроме младшего n-го разряда.

Таким образом, определяются те ячейки ЗМ, у которых в n-ом разряде записан «0», что означает незанятость ячейки. В свободную ячейку с наименьшим номером записывается слово из регистра информации RGI.

СТЕКОВАЯ ПАМЯТЬ

Стековая память также как и ассоциативная, является безадресной, она представляет собой совокупность ячеек, образующих одномерный массив, в котором соседние ячейки связаны друг с другом разрядными цепями передачи слов. Запись слов всегда производится в верхнюю нулевую ячейку. При этом все ранее записанные слова сдвигаются вниз на одну ячейку.

0
1
2
	:

Слово, находившееся ранее в 0-ой ячейке, переходит в 1-ую, из 1-ой во 2-ую и так далее.

Чтение также производится из верней ячейки. Если чтение производится с удалением слова из стека ячейки с меньшим номером. В такой последовательности порядок чтения слов соответствует правилу: «последним поступил - первым обслужен». Чтение производится в порядке обратном порядку записи.

На практике часто стековую память организуют, используя обычную адресную память. Архитектура большинства ЭВМ позволяет легко организовать стеки с так называемой скользящей вершиной.

В процессоре PDP-11 имеется восемь регистров общего назначения (РОНов).



Любой из этих РОНов, кроме R7, программист может использовать в качестве указателя вершины стека. Область ОЗУ, в которой располагается стек, также выбирает программист. При организации стека программист должен установить в выбранном РОНе первоначальное значение адреса вершины стека (УС).

При записи в стек байта или слова используется команда с адресацией типа «автодекрементная прямая». Выполняя такую команду, процессор автоматически уменьшает УС на единицу и только после этого записывает байт или слово.

Таким образом, при записи слова указатель вершины стека УС будет смещаться вверх на 2 байта, указывая всегда на ячейку ОЗУ, в которой записано последнее слово.

При чтении информации из стека необходимо использовать команды с адресацией типа «автоинкрементная прямая». Выполняя такую команду, процессор вначале читает байт или слово из ОЗУ по адресу, содержащемуся в УС, и только после этого увеличивает содержимое УС на 1 и 2, указывая на ячейку, в которой находится следующий байт или слово. Таким образом, в свободной области памяти можно организовать стек со скользящей вершиной.

Логическая структура процессора

Рассмотрим логическую структуру процессора ЭВМ общего назначения на примере ЭВМ типа IBM 370.

Обобщенная структурная схема процессора содержит АЛУ, УУ и регистры. Процессор может обрабатывать числа, представленные в двоичном коде; числа с плавающей точкой фиксируемой длины; десятичные числа.

Выполняемые процессором команды образуют 5 классов:

1-команды управления системой;

2-общие команды;

3-команды для выполнения действий над числами с плавающей точкой;

4-команды для выполнения действий над десятичными числами;

5-команды ввода/вывода.

Команды управления системой и команды ввода-вывода являются привилегированными командами и выполняются только операционной системой. Если такие команды встретятся в программе пользователя, то выполняться они не будут и произойдет прерывание программы.

Общие команды применяются для чисел с фиксированной точкой, а также для выполнения переходов в программе.

Процессор может обращаться за информацией к 16 регистрам общего назначения (РОН). РОНы могут быть использованы в качестве накапливающих регистров в арифметических операциях с фиксированной точкой и в логических операциях, а также как индексные регистры в операциях над адресами. Каждый РОН имеет 32 разряда и задается в командах с помощью 4-битового поля R.

При выполнении некоторых операций два смежных регистра используются совместно, позволяя работать с двойными словами. В этом случае адресуемый регистр содержит старшие биты операнда и должен иметь четный адрес, тогда как РОН, содержащий младшие биты операнда, имеет следующий по порядку нечетный адрес.

Для операций с плавающей точкой процессор имеет четыре 64-разрядных регистра. Они пронумерованы числами : 0,2,4,6. Эти регистры могут содержать как короткие 32-, так и длинные 64-битовые операнды с плавающей точкой. Короткие операнды занимают старшие биты регистра, а младшие биты не используются.

Процессор может также использовать 16 управляющих регистров по 32 бита в каждом. Отдельные биты этих регистров закреплены за конкретными средствами и содержат особую информацию для функционирования этих средств. Управляющие регистры нумеруются числами от 0 до 15, которые в командах управления системой задаются полем R.

Имеются 3 класса операндов:

1-регистровые операнды;

2-непосредственные операнды;

3-операнды в ОЗУ.

1-Регистровые операнды размещаются в регистрах процессора, причем тип регистра определяется кодом операции, а номер регистра задается полем R команды.

2-Непосредственные операнды располагаются в самой команде, занимают 1 байт, который обозначается буквой I в поле команды.

3-Для обращения за операндом, находящимся в ОЗУ, используется либо адрес находящийся в одном из РОНов, либо адрес, который вычисляется по базовому адресу, индексу и смещению, обозначаемые в команде полями В, Х и Д.

Команды процессора

Команды имеют длину в 2, 4, 6 байт. Каждая команда имеет один из шести возможных форматов:

RR, RX, RS, SI, S, SS. В обозначениях форматов используются заглавные буквы, которые указывают, операнды каких классов участвуют в операциях.

RR - операция типа регистр-регистр.

RХ - операция регистр-память, в которой адрес памяти индексируется.

RS - операция регистр-память, но без индексации.

SI - операция память-непосредственный операнд.

SS - операция память-память.

S - один операнд находится в памяти, а другой операнд задан не явно.

Первый байт команды, а в формате S - первые два байта, содержат код операции. Первые два бита кода операции определяют длину и формат команды.

В качестве примера приведем некоторые форматы команд:

В формате RX первый адрес находится в РОНе, номер которого задан полем R₁ , а второй адрес задается полями В₂, Х₂, D₂, и указывает на ячейку ОЗУ.

В формате SI в качестве второго операнда непосредственно используется содержимое 8-разрядного поля I₂. При этом поля В₁ и D₁ определяют 1-ый операнд, который находится в ОЗУ. Адрес обращения ОЗУ либо содержится в регистре, номер которого указывается в поле R команды, либо формируется из трех двоичных чисел; базового адреса, индекса и смещения.

Базовый адрес - это 24-разрядное число в РОНе, номер которого задан полем В команды. Базовый адрес используется как средство независимой адресации каждой области памяти и определяет положение этой области в ОЗУ, указывая адрес первого байта области.

Индекс - представляет собой 24-разрядное число в РОНе, номер которого задан в поле Х команды.

Смещение - представляет собой 12-разрядное число в поле D команды. Смещение позволяет выполнить относительную адресацию в пределах 4096 байт, следующих за ячейкой, адрес которой равен базовому адресу.

Рассмотрим формирование физического адреса на примере формата SI.

В общем случае для формирования адреса, базовый адрес и индекс рассматривается в качестве 24-разрядных положительных чисел. Аналогично, смещение рассматривается в качестве 12-разрядного положительного числа, старшие 12 разрядов которого равны 0. Все три компоненты адреса (база, индекс и смещение) суммируются как 24-разрядные двоичные числа. При этом, если возникает переполнение, то оно игнорируется (не учитывается). В результате получается 24-разрядный адрес ячейки в ОЗУ, в которой находится один из операндов. При отсутствии в команде поля Х физический адрес формируется путем сложения базового адреса, заданного полем В команды, и смещением D.



3. Методы повышения производительности работы процессора

3.1 Конвейеризация (конвейер операций)

Повысить производительность процессора можно за счет параллельного выполнения отдельных этапов рабочего цикла команд. Пусть рабочий цикл процессора состоит из К этапов. Тогда при последовательном выполнении этапов продолжительность всех процедур рабочего цикла команды равна:

, - продолжительность i-го этапа

Если процессор имеет отдельную аппаратуру для выполнения каждого этапа, то эту аппаратуру можно соединить в обрабатывающую линию и получить конвейер операций.

Каждый блок конвейера выполняет один этап рабочего цикла процессора и передает результат выполнения этого этапа на следующий блок для реализации очередного этапа и так далее.

Конвейеры операций могут быть синхронными и асинхронными. Если для выполнения этапа выделено одно и то же время t_т, то такой конвейер называется синхронным. Время t_т называется тактом процессора и равно продолжительности самого длинного этапа.

Синхронный конвейер целесообразно использовать при условии, что продолжительности t_i примерно одинаковые и равны t_т. Покажем принцип работы конвейерных команд на временной диаграмме.

Пусть процесс выполнения команд разбит на 5 этапов. Тогда временная диаграмма имеет следующий вид:

На временной диаграмме одинаковыми символами помечены разные этапы рабочего цикла одной и той же команды. Всего команд на диаграмме 7. Эти 7 команд выполняются за 11 тактов на конвейере или за 35 тактов при последовательном методе выполнения команд, т.е. при отсутствии конвейера.

Таким образом, рост производительности не менее, чем в К раз и не более, чем в К раз. 2

При большой зависимости продолжительности выполнения процедур отдельных этапов от типа команд и вида операндов целесообразно применение асинхронного конвейера, в котором отсутствует единый такт работы его блоков. Информация с одного блока конвейера передается на следующий, когда данный блок закончит свою процедуру, а следующий блок полностью освободится от обработки предыдущей команды.

Кроме конвейера команд используется также и арифметический конвейер, то есть само АЛУ также можно строить в виде конвейера. Конвейерное АЛУ часто называют магистралью. Арифметический конвейер в основном используется в специализированных устройствах с ограниченным набором алгоритмов обработки данных.

3.2 Процессоры с RISC - архитектурой

Развитие вычислительной техники долгие годы шло по пути усложнения процессоров путем расширения набора команд, увеличения способов адресации и так далее. Однако этот путь ведет к сложной схемной реализации процессоров, в которых используется более медленное устройство управления с программируемой логикой, вместо быстродействующего устройства управления с жесткой логикой. Это оказывает негативное влияние на общую производительность процессора. По этой причине в последнее время сформировалось новое направление в развитии архитектуры процессоров, использующие архитектуру с сокращенным набором команд, получившую название RISC-архитектуры.

Reduced Instruction Set Computers - компьютер с сокращенным набором команд.

RISC-архитектура предполагает реализацию в ЭВМ сокращенного набора команд, что позволяет упростить аппаратуру процессора и повысить его производительность.

Набор команд включает простейшие и наиболее часто употребляемые команды, на выполнение которых затрачивается меньше времени. Выполнение более сложных, но редко встречающихся операций обеспечивают подпрограммы. Большинство команд в RISC-процессорах являются быстрыми командами типа «Регистр-регистр», которые выполняются без обращения к ОЗУ. Такие процессоры имеют не более 100 команд, 2-3 простых способа адресации, что ведет к упрощению устройства управления, которое строится по схеме с жесткой логикой. При этом структура процессора настолько упрощается, что становится возможной его реализация на одном кристалле, с оставлением места для увеличения до нескольких сотен числа общих и специализированных регистров.

Большое число регистров позволяет до предела сократить число обращений к ОЗУ, за счет:

1)сохранения в регистрах промежуточных результатов;

2)передачи через регистры операндов из одних программ в другие;

3)отказом от передач на сохранение в ОЗУ содержимого регистров при прерываниях программ.



4. Организация КЭШ-памяти

4.1 Техническая идея КЭШ-памяти

Непрерывный рост производительности ЭВМ проявляется в первую очередь в повышении скорости работы процессоров, при построении которых используются все более быстродействующие элементы и применяются современные архитектурные решения такие как конвейерная и векторная обработка данных.

Быстродействие ОЗУ также растет, но все время отстает от быстродействия процессора. Это отставание объясняется тем, что при построении ОЗУ используются в основном динамические элементы памяти, которые после цикла чтения информации требуют цикл регенерации (восстановления) прочитанной информации, на что тратится дополнительное время. Поэтому динамическая память работает в 8-10 раз медленнее, чем процессор, то есть цикл процессора в 8-10 раз меньше, чем цикл выборки данных из динамической памяти.

Вместо медленной динамической памяти можно было бы использовать более быструю статическую память, которая строится на триггерах, и имеет примерно такое же быстродействие, что и процессор.

Однако статическая память более дорогая, чем динамическая, что ведет к удорожанию всего ПК. Поэтому в ЭВМ с целью установления приемлемого соотношения стоимость/производительность используются различные структурные решения, как:

1)конвейеризация процедур цикла выполнения команд;

2)расслоение модуля оперативной памяти;

3)буферизация.



5539

Размещено на http://www.allbest.ru/

В простейшем случае конвейеризация заключается в выполнении операций в процессоре параллельно с выборкой из памяти следующей команды и операндов. Такое техническое решение позволяет существенно снизить простой процессора из-за ожидания поступления из памяти очередной команды, поскольку команда будет читаться из памяти заранее, когда процессор занят выполнением предыдущей команды.

Расслоение оперативной памяти производится путем многомодульного ее построения с чередующейся адресацией, когда смежные ячейки располагаются в разных модулях. Например, можно использовать два модуля памяти. При этом первый будет содержать ячейки с четными номерами, а второй - с нечетными. Пусть ширина выборки - одно слово. Тогда имеем следующие два модуля:

В такой памяти сразу после чтения слова из 1-го модуля можно читать следующее слово из второго модуля, не дожидаясь окончания цикла регенерации в 1-ом модуле. Таким образом, за счет перекрытия во времени обращений к разным модулям памяти возрастает быстродействие ОЗУ в целом.

Буферизация заключается во включении между процессором и ОЗУ быстродействующей буферной памяти.

Буферная память скрыта от программиста в том смысле, что он не может ей адресовать и может даже не знать о ее существовании.

Поэтому такая скрытая буферная память получила название КЭШ памяти, от английского слова Cache - тайник. Работа КЭШ памяти прозрачна, то есть невидима для пользователя.

Процессор в основном работает с данными, находящимися в КЭШ-памяти, и только при их отсутствии в КЭШ, вынужден обращаться к ОЗУ.

Поскольку буферная память более быстродействующая, чем ОЗУ, то использование КЭШ ведет к увеличению производительности компьютера. Причем производительность персонального компьютера будет тем больше, чем больше данных находится в КЭШ памяти, и, следовательно, персональный компьютер будет меньше обращаться к медленной оперативной динамической памяти.

Иерархия памяти строиться на нескольких уровнях, причем более высокий уровень меньше по объему, быстрее, имеет большую стоимость в пересчете на хранение одного байта, чем низкий уровень. Уровни и иерархия взаимно связаны, то есть все данные на одном уровне могут быть найдены на более низком уровне. А все данные на этом более низком уровне могут быть найдены на еще более низком уровне, пока не будет достигнуто основание иерархии. Обычно на вершине иерархии располагается быстрая КЭШ память. Основание иерархии занимает медленная динамическая память большого объема, то есть ОЗУ.

В каждый момент времени компьютер имеет дело только с двумя близлежащими уровнями. Минимальная единица информации - строка, которая может присутствовать или отсутствовать в двухуровневой иерархии.

Успешное или не успешное обращение к более высокому уровню называется попадание или промахом. Применительно к КЭШ памяти речь идет о КЭШ попадании и КЭШ промахе. Попадание есть обращение к данным, которое найдено на более высоком уровне, то есть в Кэш памяти. Промах означает отсутствие этих данных на этом уровне.

Рассмотрим двухуровневую иерархию, когда компьютер имеет ОЗУ и КЭШ память.

5539

Размещено на http://www.allbest.ru/

Организация КЭШ памяти определяется тем, каким образом достаточно большая оперативная память отображается на не сравнительно не большой КЭШ. Существует три разновидности отображения:

1. если каждая строка ОЗУ имеет фиксированное место расположения в КЭШ памяти, то КЭШ память называется КЭШом с прямым отображением. В этом случае адрес памяти определяет используемую строку КЭШа, а для адресации байта на строке используются младшие разряды адреса.

2. если некоторая строка оперативной памяти может располагаться на любом месте КЭШ памяти, то такая КЭШ память называется полнотью ассоциативной.

3. если некоторая строка ОЗУ может располагаться на ограниченном множестве мест в КЭШ памяти, то КЭШ называется множественно-ассоциативной или частично-ассоциативной.

Обычно множества, представляющие собой группу из двух или большего числа строк КЭШа. Если множество из N строк, то такое размещение называется множественно-ассоциативной с N каналами. Адрес множества определяется средними разрядами адреса памяти. Внутри множества строка может размещаться на любом местею

На практике используется одновременно и конвейер, и расслоение памяти, и буфер. Поэтому современные ЭВМ имеют высокую производительность.

Рассмотрим более подробно организацию КЭШ-памяти.

4.2. Архитектура КЭШ-памяти

Архитектура КЭШ-памяти определяется тем, каким образом достаточно большая оперативная память отображается на сравнительно небольшой КЭШ.

Существует три разновидности отображения:

1) КЭШ память с прямым отображением.

2) Полностью ассоциативная КЭШ -память.

3) Частично ассоциативная КЭШ-память.

4.2.1 КЭШ память с прямым отображением

Самой простой организацией обладает КЭШ память с прямым отображением. В этом случае адрес памяти полностью определяет используемую строку КЭШ. Для КЭШ памяти с прямым отображением этот адрес разделяется на 3 части:



ТЕГ	Номер строки	Номер байта (смещение)

Младшая часть байта определяет порядковый номер байта в строке КЭШа и является смещением.

Среднее поле позволяет однозначно выбрать одну строку КЭШа, это поле «номер строки». Оставшиеся старшие разряды несут информацию о признаке, теге.

Пусть некоторый процессор использует 10-разрядный адрес. При этом размер КЭШа 8 строк, а длина строки 8 байт.

Пусть процессор хочет прочитать байт данных из ОЗУ по адресу

0010001100

Если значение тега строки КЭШа совпадает со значением тега из адреса, то происходит чтение байта информации из КЭШа. Такая ситуация квалифицируется как КЭШ-попадание.

Если эти теги не совпадают, то это означает, что искомый байт отсутствует в КЭШе и для его чтения (байта) следует обращаться к ОЗУ. Эта ситуация квалифицируется как КЭШ-промах.

Одновременно с чтением байта из ОЗУ происходит запись в КЭШ строки из ОЗУ, которая содержит нужный байт. Эта строка, прочитанная из ОЗУ, помещается на место той строки, к которой только что было неудачное обращение.

При этом в КЭШ для данной строки записывается и новое значение тега. Достоинством такой организации КЭШ-памяти является ее простая реализация, поскольку требуется проводить всего одну операцию сравнения тегов. При этом сама КЭШ-память является обычной адресной памятью. Однако такая КЭШ память имеет и существенный недостаток, который заключается в том, что происходят частые обращения к ОЗУ, если две строки данных, претендующих на одну и ту же строку КЭШа, используются одинаково часто и поэтому происходит частая их запись в КЭШ.

4.2.2 Полностью ассоциативная КЭШ память

В такой памяти любая строка из ОЗУ может занимать любую строку КЭШа, что позволяет полностью избавиться от недостатка, присущего КЭШ памяти с прямым отображением.

Полный адрес памяти делится на два поля. Младшие разряды это смещение в строке, а старшие - тег.

При обращении к такой КЭШ памяти происходит сравнение тега адреса с тегами всех строк КЭШа, причем это сравнение происходит за один такт. Если в результате сравнения тег адреса совпадет с тегом одной из строк, то это значит, что произошло КЭШ попадание, и нужный байт будет прочитан из выбранной строки по полю смещения. (В нашем случае оно равно 4). Если же тег адреса не совпал ни с одним тегом строк, то это - КЭШ промах и нужная строка в КЭШ памяти отсутствует. В этом случае процессор вынужден обращаться за информацией к ОЗУ.

В такой архитектуре решена проблема конфликта адресов, когда несколько строк компьютера стремятся занять одну и ту же строку КЭШа, поскольку здесь отсутствует жесткая привязка строк ОЗУ к строкам КЭШа.

Недостаток заключается в том, что сама КЭШ память получается сложной, поскольку тег из адреса должен сравниваться одновременно со всеми тегами КЭШа, то есть должна использоваться сложная и дорогая ассоциативная память. От этого недостатка свободна множественно-ассоциативная память.

4.2.3 Частично ассоциативная КЭШ память

(Множественно ассоциативная КЭШ память)

Разумным компромиссом между двумя рассмотренными ранее архитектурами является частично ассоциативная организация КЭШ памяти. В этом случае несколько строк КЭШа объединяются в наборы, к которым происходит обращение с помощью средних бит адреса (поле набора).

Сравнение тегов КЭШа с тегом адреса происходит только для строк, входящих в выбранный набор. При совпадении тега адреса с одним из тегов набора происходит чтение байта из КЭШа (КЭШ попадание). Если такого совпадения нет (КЭШ промах), то происходит обращение к ОЗУ.

Подобную архитектуру имеет подавляющее число процессоров Intel, начиная с 80486 DX (предшественник Pentium). По количеству строк КЭШа, входящих в набор, КЭШ-память может называться двухвходовой (две строки КЭШа в одном наборе), четырех-входовой, восьми -входовой - и так далее.

Такая архитектура еще называется множественно-ассоциативной.

Некоторые процессоры имеют раздельные КЭШ для команд и данных. Раздельный КЭШ позволяет производить выборку команд и данных одновременно, что ведет к повышению производительности процессора. Однако, такая организация КЭШа имеет недостаток. Например, в программе требуется больше памяти для команд и меньше для данных. В этом случае КЭШ данных будет недогружен, но использовать его свободные строки для записи команд нельзя в силу разделенности двух типов КЭШа.

Раздельные КЭШ для команд и данных имеет, например, процессор фирмы Intel Pentium. (два КЭШа с двухвходовой частично-ассоциативной архитектурой ).

Смешанную архитектуру (один КЭШ как для команд, так и для данных) имеет процессор Alpha фирмы DEC.

4.3 Алгоритм замещения строк в КЭШ памяти.

Среднее время доступа к КЭШ памяти можно определить следующим образом:

t_ср = t_обр + Р_пр * t_пр,

где:

t_обр - время обращения при попадании;

Р_пр - потери времени при промахе;

t_пр - вероятность промаха.

Из приведенной формулы видно, что для уменьшения среднего времени доступа t_ср к КЭШ необходимо уменьшить потери времени при промахе, время обращения при попадании и вероятность промахов. При увеличении объема КЭШ памяти вероятность промахов как правило уменьшается. Кроме объема КЭШ памяти на вероятность промахов влияет так же и алгоритм замещения строк КЭШа. Наиболее простой алгоритм замещения используется в КЭШ памяти с прямым отображением, когда замещается та строка, к которой было неудачное обращение (КЭШ промах). Этот алгоритм имеет простое аппаратное решение и существенный недостаток, который ведет к увеличению вероятности промахов, если две строки ОЗУ, претендующих на одну и ту же строку КЭШа, используются одинаково часто.

В полностью ассоциативной и множественно ассоциативной КЭШ памяти имеется возможность использовать более сложные алгоритмы замещения, которые позволяют устранить недостаток организации КЭШа с прямым отражением. На практике наиболее часто используются случайные и LRU алгоритмы замещения строк памяти.

Случайный алгоритм замещения реализуется таким образом, что выбор строк, подлежащих удалению из КЭШ памяти, производится случайно по равномерному закону распределения, то есть равновероятно. При этом чаще всего используются псевдослучайные или случайные числа, формирующиеся специальным генератором. Эти числа являются номерами, то есть адресами строк подлежащих замещению.

В алгоритме LRU удаляется из КЭШ памяти та строка, которая дольше всех не использовалась. Least - Recently Used (LRU) - это алгоритм, имеющий более сложную аппаратную реализацию, поскольку необходимо фиксировать все обращения к строкам для определения той строки, к которой дольше всех не было обращения.

При увеличении объема КЭШ памяти алгоритм LRU становится все более сложным и дорогим, а главное, не позволяет существенно снизить вероятность промахов по сравнению со случайным алгоритмом. Уже при объеме КЭШ памяти 256 кБ, алгоритм LRU практически не имеет преимуществ по сравнению со случайным алгоритмом, и поэтому при больших размерах КЭШа не используется, а используется случайный алгоритм.

4.4 Методы записи в КЭШ память

При работе с КЭШ памятью преобладают операции чтения, а операции записи составляют меньше 10% трафика памяти. Операция чтения происходит за меньшее время, чем операция записи, поскольку строка из КЭШ памяти может быть прочитана в то же самое время, когда читаются и сравниваются теги строки и адреса. При КЭШ попадании прочитанная строка или ее часть немедленно передаются процессору. При КЭШ промахе от заранее прочитанной строки нет никакой пользы.

При записи новой информации в КЭШ операция сравнения тегов должна предшествовать всем остальным действиям, поскольку проверка тегов не может выполняться параллельно с другой работой, то операция записи занимает больше времени, чем операция чтения.

Возможны два способа записи в КЭШ память:

1)метод сквозной записи;

2)метод обратной записи.

Первый метод предполагает наличие двух копий данных: одной в КЭШ памяти, а другой в ОЗУ. Запись выполняется одновременно и в КЭШ и в ОЗУ. В результате системная шина и процессор работают с большой нагрузкой, поскольку на каждую операцию изменения данных приходится две операции записи. Метод сквозной записи имеет преимущество в том, что ОЗУ всегда имеет свежую копию данных, что важно в мультипроцессорных системах и при организации ввода-вывода данных. Кроме того сквозная запись имеет простую схемную реализацию. Такой метод записи использовался в 80486 микропроцессоре фирмы Intel.

При использовании метода обратной записи цикл записи происходит только в КЭШ памяти, если в КЭШе находится строка, к которой идет обращение (КЭШ попадание). Если адресуемой строки в КЭШ нет, то информация записывается сразу в ОЗУ. При КЭШ попадании запись в ОЗУ происходит только при замещении строки КЭШа. Для сокращения частоты копирования строк запись в ОЗУ происходит только в том случае, если замещаемая строка КЭШа была модифицирована, то есть изменена. Для определения факта изменения строки с каждой строкой КЭШа связывают так называемый «бит модификации». Этот бит показывает, была ли изменена строка в КЭШ памяти или нет. Если строка в КЭШ не модифицирована, то обратное копирование отменяется, поскольку ОЗУ содержит туже самую информацию, что и КЭШ память.

Преимущество данного метода заключается в том, что запись выполняется со скоростью КЭШ памяти. А несколько записей на одну и туже строку КЭШа требует только одной записи - в ОЗУ, что снижает загрузку системной шины. Запись с обратным копированием используется в Pentium.



Архитектура миниЭВМ с общей шиной

Интерфейс общая шина обеспечивает связь между процессором, ОЗУ и ПУ. Для всех передач информации между данными устройствами используются одни и те же линии, процедуры, команды и управляющие силы. При этом в данный момент времени передача информации возможна только между двумя устройствами через общий интерфейс, причем одно из этих устройств является задатчиком (ведущим), а другое - исполнителем (ведомым). Исполнителем может быть любое устройство, подсоединенное к интерфейсу, а задатчиком любое устройство, кроме ОЗУ.

Роль устройств в процессе передачи данных постоянно меняется. Например, при чтении информации из ОЗУ процессор является задатчиком, а ОЗУ - исполнителем. При получении сигнала прерывания от ПУ процессор становится исполнителем, а ПУ - задатчиком.

В процессоре имеется восемь 16-тиразрядных универсальных РОНов, которые нумеруются, как R0, R1…, R7. Эти регистры могут быть использованы как аккумуляторы, индексные регистры, указатели адресов, таблиц, списков, стеков и так далее. Конкретные использования регистров зависит от выбранного режима адресации. Особые функции имеет регистр R7, который используется в качестве счетчика команд, то есть содержит адрес следующей исполняемой команды.

В процессоре используется 16-тиразрядный формат команд, и принята адресация через один из РОНов. Номер этого регистра указывается в формате команды. В качестве примера приведем формат одноадресной команды.

КОП - код операции.

Указатель типа адресации (УА) занимает три разряда, что позволяет задать восемь режимов адресации.

Режим адресации определяет способ интерпретации содержимого выбранного РОНа.

Особенности адресации миниЭВМ PDP-11.

Кроме одноадресных команд в PDP-11 используются также и двухадресные команды. Приведем формат двухразрядной команды.

В двухразрядных командах режимы адресации могут быть разными.

В командах широко используется косвенная адресация, то есть, когда в адресуемом РОНе находится не операнд, и даже не адрес операнда, а адрес адреса операнда. Формально, когда в РОНе находится адрес операнда, такая адресация уже является косвенной. Однако, поскольку РОНы находятся внутри процессора на обращение к ним затрачивается минимум времени, то РОНы могут рассматривать как продолжение самих команд.

Рассмотрим различные варианты адресации.

1.«Регистровая прямая».

В этом случае в адресуемом РОНе находится операнд.



2.«Регистровая косвенная».

Операнд находится в памяти по адресу, содержащемуся в адресуемом РОНе.

3.«Автоинкрементная косвенная».

Операнд находится в памяти по адресу, который находится в другой ячейке памяти, на которую указывает содержимое выбранного РОНа.

Приведем таблицу, в которую сведены все восемь основных типов адресации.

Прямые режимы	Косвенные режимы
УА	Мнемоника	Тип адресации	Описание типа адресации	УА	Мнемоника	Тип адресации	Описание типа адресации
0	Rn	Регистровая прямая	Содержимое РОНа Rn является операндом	1	@Rn	Регистровая косвенная	Содержимое Rn является адресом операнда
2	(Rn)+	Автоинкрементная прямая	Содержимое Rn используется как адрес операнда, а затем увеличивается на единицу (при адресации байта) или на два (при адресации слова)	3	@(Rn)+	Автоинкрементная косвенная	Содержимое Rn используется как адрес адреса операнда, а затем увеличивается на два.
4	- (Rn)	Автодекрементная прямая	Содержимое Rn уменьшается на 1 или 2, а затем новое содержимое используется как адрес операнда	5	@ - (Rn)	Автодекрементная косвенная	Содержимое Rn уменьшается на 2, а затем новое содержимое используется как адрес адреса операнда
6	X(Rn)	Индексная прямая	Содержимое Rn суммируется с содержимым ячейки ОЗУ Х, следующей непосредственно за первым или вторым словом команды. Получаемая сумма используется как адрес операнда	7	@X(Rn)	Индексная косвенная	Содержимое Rn (индекс) суммируется с содержимым ячейки ОЗУ Х(приращением), следующей непосредственно за первым или вторым словом команды. Получаемая сумма используется как адрес операнда

При использовании содержимого РОНа в качестве адреса или адреса адреса операнда необходимо предварительно занести этот адрес в выбранный РОН. Поскольку на это занесение требуется определенное дополнительное время, то указанный способ адресации применяется только при обработке массивов информации. Например, при обработке матриц или БД. В этом случае однажды установленный адрес в РОНе может многократно автоматически увеличиваться, адресуя различные операнды. При этом содержимое РОНа изменяется на 1-цу при адресации байт или на 2 при адресации слов.

Следует отметить, что при использовании косвенных режимов 3 и 5 увеличение содержимого РОНа всегда производится на 2, поскольку в этом случае РОН содержит адрес адреса, который является 16-ти разрядным.

При использовании индексной адресации команда как бы увеличивается до 2 или 3 слов, поскольку приращение Х можно рассматривать как продолжение команды. Если индексную адресацию имеет только один операнд, применяются двухсловные команды, в которых приращение Х помещается во второе слово. Если оба операнда имеют индексную адресацию, то используются трехсловные команды, причем для адресации источника используется второе, а для адресации приемника - третье слово команды.

) 1-ое слово команды	Одна трехсловная команда, когда оба адреса имеют индексное приращение x1 и x2.
+2) Х1 - первое приращение
+4) Х2 - второе приращение

Рассмотрим некоторые примеры использования режимов адресации.

Одноадресные команды.

INC - к содержимому приемника прибавляется 1. (операнд, записанный по адресу приемника, увеличивается на 1).

1.1.Регистровая прямая (УА=0)

INC R3

До операции (R3)=000777, тогда после операции (R3)=001000

1.2.Автоинкрементная косвенная (УА=3)

INC @R3+

До операции (R3)=001000, тогда после операции (R3)=001002.

Содержимое R3 является адресом адреса операнда

(001000)=002000

До операции (002000)=002002, после операции (002000)=002003.

Для работы с отдельными ячейками ОЗУ в качестве РОНа может использоваться и регистр R7 (счетчик команд). Этот счетчик всегда содержит адрес ячейки следующей за выполняемой командой. Счетчик можно использовать в любом из основных режимов адресации. Однако на практике целесообразно работа СК только в 4-х из этих режимов. Поэтому с точки зрения программиста возможны 4 дополнительных режима адресации через счетчик команд:

1)непосредственный;

2)абсолютный;

3)относительный;

4)косвенно-относительный.

Аппаратурно эти 4 режима ничем не отличаются от соответствующих режимов с использованием других регистров процессора.

Дополнительные типы адресации можно свести в таблицу.

УА	Мнемоника	Основной режим обработки	Описание типа адресации	Основной тип адресации
2	#A	Автоинкрементная прямая с R7	Содержимое ячейки, следующей за 1-ым или 2-ым словом команды является операндом	Непосредственная адресация б) первое слово команды б+2) операнд А1 б+4) операнд А2
3	@#A	Автоинкрементная косвенная с R7	Содержимое ячейки, следующей за 1-ым или 2-ым словом команды является адресом операнда	Абсолютная адресация б) первое слово команды б+2) адрес операнда А1 б+4) адрес операнда А2
6	A	Индексная прямая с R7	Содержимое ячейки, следующей за 1-ым или 2-ым словом команды суммируется с содержимым R7 (СК) и полученная сумма используется как адрес операнда	Относительная адресация б) первое слово команды б+2) ?А1=А1-( б+4) б+4) ?А2=А2-( б+6)
7	@A	Индексная косвенная с R7	Содержимое ячейки, следующей за 1-ым или 2-ым словом команды суммируется с содержимым R7 и полученная сумма используется как адрес адреса операнда	Косвенно-относительная адресация ) 1-ое слово команды +2) ?А1=А1-(+4) +4) ?А2=А2-(+6)

При выполнении команд с непосредственной адресацией после выборки первого слова команды, содержимое СК автоматически увеличивается на 2. Содержимое СК интерпретируется как адрес операнда. То есть, операндом является второе слово команды. Таким образом, этот режим позволяет задавать операнды в программе путем запоминания операнда во втором слове команды с автоматическим увеличением СК еще на 2. Это увеличение на 2 необходимо, чтобы СК указывал на следующую команду, а не на второе слово текущей команды.

) 1-ое слово команды
+2) - константа (операнд)
+4) - следующая команда

В режиме абсолютной адресации операция выполняется аналогично предыдущему режиму. Однако, содержимое СК интерпретируется как адрес адреса операнда, то есть адресом является 2-ое или 3-е слово команды. В отличие от предыдущего режима во втором и третьем слове команды находятся адреса операндов:

) 1-ое слово команды
+2) А1	А1 и А2 -это абсолютные адреса в трехсловной команде
+4) А2
+6) - следующая команда

В режиме относительной адресации после выборки 1-ого слова команды и увеличения содержимого СК на 2, процессор вновь обращается в ОЗУ за индексным словом Х по адресу, содержащемуся в СК. СК получает приращение на 2. Процессор суммирует выбранное индексное слово Х (то есть, 2-ое слово команды А1) с содержимым СК. Полученная сумма является адресом операнда:

(СК) + ?А1=(+4)+А1-(+4)=А

) 1-ое слово команды
+2) ?А1=А1-(+4)
+4) ?А2=А2-(+6)
+6) -

Если команда трехсловная, то описанная процедура проделывается и над 3-им словом команды и содержимым СК.

Косвенно-относительный режим адресации аналогичен предыдущему с той лишь разницей, что сумма индексного слова Х и содержимого СК интерпретируется как адрес адреса операнда.

Относительный режим адресации используется при написании позиционно-независимых программ, то есть, программ, место расположение которых не зависит от их нахождения в ОЗУ.



Некоторые команды.

	мнемоника	Код операции	Название команды
1)	CLR CLRB	0050 1050	Очистка слова (2б) Очистка байта (1б)
2)	INC INCB	0052 1052	Увеличение слова на 1 Увеличение байта на 1
3)	DEC DECB	0053 1053	Уменьшение слова на 1 Уменьшение байта на 1
4)	MOV MOVB	01 11	Пересылка слова (А1) в (А2) Пересылка байта
5)	ADD	06	Сложение (А1) + (А2) в А2
6)	SUB	16	Вычитание (А2) - (А1) в А2

Архитектура микропроцессора 80i86 (i>3)

Высокопроизводительный 32-х разрядный микропроцессор 80i86 ориентирован на эффективное выполнение программ в среде многозадачных ОС (типа Windows). Микропроцессор имеет 32-разрядные регистры и 32-х разрядные раздельные шины адреса и данных.

Физическое адресное пространство равно 4 Гб (2³²)

Виртуальное адресное пространство равно 64Тб (2⁴⁶).

Структурная схема микропроцессора.

В состав микропроцессора входят:

-операционный блок;

-блок выборки команд;

-диспетчер памяти;

-устройство управления;

-интерфейс магистрали.

Операционный блок вместе с устройством управления составляют центральный процессор микропроцессора, который предназначен для выполнения всех логических и математических операций. Операционный блок включает в свой состав АЛУ и восемь 32-хразрядных регистров (РОНов). Подсистема выборки команд реализует двухступенчатый алгоритм конвейеризации и состоит из блоков предвыборки команд и дешифрации команд. Блок предвыборки команд принимает команды из интерфейса магистрали, выстраивая их в очередь кодов.

Блок дешифрации команд производит преддешифрацию, то есть, определяет тип и формат команд, определяет номера используемых регистров, выделяет поле относительного смещения и передает его в блок сегментации для вычисления линейного адреса.

Диспетчер памяти состоит из блока сегментации и блока управления страницами, и осуществляет двухступенчатое формирование физического адреса ячейки памяти.

Имеется два режима работы микропроцессора:

а)режим реальных адресов (реальный режим);

б)режим защищенных виртуальных адресов (виртуальный режим).

В реальном режиме микропроцессор 80i86 работает как быстрый микропроцессор 8086. В реальном режиме страничная организация памяти не используется.

...