Информатика

Дополнительный код

Идея образования дополнительного кода возникла в связи со стремлением избавиться от операции циклического переноса, которая приводит к увеличению времени выполнения операции сложения. Оказывается , что для устранения циклического переноса достаточно уменьшить величину отрицательного веса С на единицу младшего разряда: С = 2_n. Тогда двоичное число в дополнительном коде имеет вид:

[A]_доп = d_n . d_n-1 … d₁ d₀, d_-1…d_-m,

Правило. Положительные числа в прямом и дополнительном кодах имеют одинаковую форму записи. Для записи отрицательного числа в дополнительном коде достаточно образовать обратный код этого числа и к нему прибавить единицу младшего разряда 2^-m.

Пример 3.23. Получить дополнительный код для чисел: A=+1001,101₍₂₎, B=-1000,010₍₂₎ (n=4, m=3).

Для образования прямого кода отрицательного числа из дополнительного кода следует вычесть единицу младшего разряда (получим обратный код) и заменить 1 на 0, а 0 на 1 (получим прямой код).

Рассмотренный метод неудобен тем, что содержит операцию вычитания. В ЭВМ прямой код отрицательного числа получают путем образования дополнительного кода от дополнительного, т.е. образуется обратный код и к нему прибавляется 1 младшего разряда.

Пример 3.24. Получить прямой код из дополнительного: [B]_доп.=1.0111,110.

т.е. нуль в дополнительном коде имеет единственное представление.

Правило сложения в дополнительных кодах. Для того чтобы при сложении дополнительных кодов двух чисел получить дополнительный код суммы, необходимо сложить дополнительные коды слагаемых по правилам сложения двоичных чисел, рассматривая знаковые разряды как обычные цифровые. При возникновении единицы переноса из знакового разряда ее следует опустить.

Пример 3.25. Сложить в дополнительных кодах числа:

А₁ =+7₍₁₀₎ = +111₍₂₎ и В₁ =-3₍₁₀₎ = -011₍₂₎,

А₂ =-7₍₁₀₎ = -111₍₂₎ и В₂ =+3₍₁₀₎ = +011₍₂₎ .

Сравнивая представление чисел в различных кодах, можно сделать следующие выводы:

- перевод чисел из прямого кода в обратный осуществляется проще, чем в дополнительный;

- в дополнительном коде проще выполняется сложение, т.к. отсутствует циклический перенос.

Поэтому обратный и дополнительный коды примерно равноценны при их реализации на ЭВМ.

Лекция 6. Переполнение разрядной сетки

В ЭВМ количество разрядов, используемых для представления чисел, ограничено. Поэтому при сложении двух чисел с одинаковыми знаками их сумма может оказаться больше по модулю, чем максимальное число, которое может быть записано при заданном количестве разрядов и результат сложения окажется неверным. Такое явление называется переполнением разрядной сетки.

Пример 3.26. Сложить два числа А = + 1101,1 и В = + 1011,0 (n=4, m=1) в обратном коде.

В этом примере 1 переноса из старшего разряда попадает в знаковый разряд ( с отрицательным весом) и , следовательно, в результате сложения двух положительных чисел получается отрицательное число.

При сложении отрицательных чисел в обратном или дополнительном кодах переполнение разрядной сетки наступает в том случае, если отсутствует 1 переноса в разряд с отрицательным весом и результат оказывается положительным.

Пример 3.27. Сложить два числа А = - 1011 и В= - 1101 (n=4, m=0) в дополнительном коде .

Для обнаружения переполнения разрядной сетки используют следующие способы:

1. Сравнивают знаки слагаемых со знаком суммы. Сигнал переполнения вырабатывается тогда, когда знаки слагаемых одинаковы и не совпадают со знаком суммы.

2. Второй способ основан на применении модифицированных кодов. Модификация кодов заключается во введении дополнительного разряда, который располагается перед знаковым. Этот разряд часто называют разрядом переполнения. Иногда говорят, что модифицированные коды содержат два знаковых разряда. Положительные числа имеют в знаковых разрядах два нуля, отрицательные - две единицы. При использовании модифицированных обратного и дополнительного кодов признаком переполнения разрядной сетки является наличие в знаковых разрядах различных цифр 01 или 10.

Пример 3.28. Сложить числа А₁= +1011 и В₁= +1101, А₂= -1100 и В₂= -1101 (n=4, m=0) соответственно в модифицированных дополнительном и обратном кодах.

В обоих примерах произошло переполнение разрядной сетки.

При несовпадении знаковых разрядов в модифицированных кодах вырабатывается сигнал переполнения разрядной сетки.

Формы представления в ЭВМ числовых данных

В математике широко используются две формы записи чисел: естественная и нормальная.

При естественной форме число записывается в естественном натуральном виде, например: 28759 - целое число, 0,01372 - правильная дробь, 25,0265 - неправильная дробь.

При нормальной форме запись одного и того же числа может быть различной в зависимости от ограничений, накладываемых на ее форму. Например, число 28759 может быть записано так:

28759=2,8759 ^. 10⁴=287590 ^. 10^-1=0,28759 ^. 10⁵ и т.д.

При естественном представлении чисел в ЭВМ устанавливается длина разрядной сетки, а также число разрядов, отводимых под целую и дробную части числа. При этом распределение разрядов между целой и дробной частями не изменяется и остается постоянным независимо от величины числа, т.е. положение запятой в разрядной сетке ЭВМ строго фиксировано. Поэтому существует также и другое название этой формы представления чисел - с фиксированной запятой.

Например, если под целые части отведено 3 разряда (n=3), а под дробную часть - 4 разряда (m=4), то числа запишутся в виде:

000,0000

000,0001

000,0010

.………..

111,1110

111,1111.

Здесь число 000,0001 наименьшее (отличное от нуля) двоичное число, а 111,1111 - наибольшее число, представленное при данной разрядной сетке. Всякое число, большее нуля, но меньшее 0,0001, будет представлено нулем (это так называемый машинный нуль). Числа, большие 111,1111 в данной разрядной сетке не могут быть представлены, т.к. при записи таких чисел часть старших разрядов теряется.

Возникает вопрос, в каком месте разрядной сетки ЭВМ целесообразнее фиксировать запятую? Как правило запятую фиксируют или перед старшим цифровым разрядом чисел (машина оперирует с числами, меньшими единицы, т.е. n=0), или в конце разрядной сетки (машина оперирует с целыми числами, т.е. m=0).

При машинном представлении чисел один разряд отводится под знак числа, а остальные образуют поле числа (рис.3.1). Знаковый разряд может располагаться как в начале, так и в конце числа. Обычно знак положительного числа изображается символом 0, а знак отрицательного числа - символом 1.



На рис.3.1 приведены примеры записи чисел в форме с фиксированной запятой отрицательного числа (запятая фиксирована перед старшим разрядом, n=0) и положительного целого числа (запятая фиксирована в конце разрядной сетки, m=0).

Если поле числа включает в себя m разрядов и запятая фиксирована перед старшим разрядом, то диапазон представления чисел в этом случае ограничивается значениями -(1-2^-m) ? + (1-2^-m).

Представление чисел в ЭВМ в нормальной форме называют так же представлением с плавающей запятой, т.к. положение запятой в записи числа, как показывают приведенные выше примеры, в этом случае может изменяться.

В нормальной форме записи число А представляется в виде

A=M ^. q^П ,

где М - мантисса числа, определяющая значащие цифры числа, q - основание системы счисления, П - порядок числа, определяющий положение запятой в числе.

Формат машинного изображения числа с плавающей запятой содержит поля для мантиссы (m разрядов) и порядка (р разрядов) и по одному разряду для знака мантиссы и знака порядка (рис.3.2., m=9, p=5). Очевидно, что знак мантиссы является и знаком числа. Кодирование знаков остается таким же, как и при представлении чисел в форме с фиксированной запятой.

Обычно в ЭВМ запятая в мантиссе фиксируется перед старшим знаковым разрядом, а порядок представляет собой целое число. Чтобы избежать неоднозначности представления чисел используют так называемую нормализованную форму, для которой справедливо следующее условие:

q^-1 ? ?m? < 1. (3.6)

Так десятичные числа 42,56 ^. 10² и 0,00374 ^. 10^-4 в нормализованном виде должны быть записаны следующим образом: 0,4256 ^. 10⁴ и 0,374 ^. 10^-6. Для двоичной системы счисления нормализованные числа в старшем разряде мантиссы имеют 1.

Рассмотрим примеры записи чисел в форме с плавающей запятой. Пусть в разрядную сетку ЭВМ (рис.3.2) необходимо записать двоичные числа А₁=-10110,1111 и А₂=+0,000110000111. Прежде всего эти числа необходимо нормализовать. Порядок чисел выбираем таким образом, чтобы для них выполнялось условие (3.6), т.е. А₁=-0,101101111 ^. 2⁵ и А₂=+0.110000111 ^. 2^-3. Порядок должен быть записан также в двоичной системе.



Для изображения порядка выделено пять цифровых разрядов и один знаковый разряд, поэтому машинные изображения порядков запишутся как П_А1=000101 и П_А2=100011. При этом машинные изображения мантисс будут равны соответственно: М_А1=1101101111 и М_А2=0110000111.

Изображения чисел А₁ и А₂ в форме с плавающей запятой показаны на рис.3.2б и 3.2в.

Представление числовой информации в ЭВМ, как правило, влечет за собой появление погрешностей (ошибок), значения которых зависят как от формы представления чисел, так и от длины разрядной сетки ЭВМ.

Абсолютная погрешность представления - это разность между числом А и его значением, полученным из машинного изображения А_М:

?[A] = A - A_M.

Относительная погрешность представления - это отношение абсолютной погрешности представления числа к его значению в машинном представлении:

?[A] = ?[A] / A_M.

Целые числа представляются в машине без погрешностей. Максимальная абсолютная погрешность представления правильной дроби в форме в фиксированной запятой равна половине значения младшего разряда разрядной сетки, т.е.

?[A] _{max ф.з.} = 2^-m / 2 = 2^-m-1,

где m - длина разрядной сетки для представления дробной части числа. Тогда минимальная и максимальная относительные погрешности представления правильной дроби в форме с фиксированной запятой определятся соответственно следующим образом:

Таким образом имеем неодинаковую относительную погрешность чисел в форме с фиксированной запятой, причем погрешности представления малых чисел могут быть значительными.

При представлении чисел в форме с плавающей запятой максимальная абсолютная погрешность определяется половиной значения младшего разряда мантиссы и кроме того она зависит от величины порядка:

Отсюда относительная ошибка определится как

которая достигает максимума при минимальной нормализованной мантиссе

и минимума при максимальной мантиссе

Из этого следует, что относительная погрешность представления чисел в форме с плавающей запятой практически не зависит от величины числа и примерно постоянна во всем диапазоне представления чисел.

Лекция 7. Комбинационные схемы и конечные автоматы

Любое устройство обработки дискретной информации имеет n входов и m выходов. Сигналы на входах соответствуют символам входного алфавита, а выходные - символам выходного алфавита.

Имеются два типа устройств обработки цифровой информации: на основе комбинационных схем и на основе конечных (цифровых) автоматов.

В комбинационных схемах совокупность входных сигналов (входное слово) однозначно определяет совокупность (комбинации) выходных сигналов (выходное слово).

Закон функционирования комбинационной схемы может быть задан несколькими способами. Можно определить таблицу истинности, или систему уравнений булевой алгебры для каждого выхода схемы, или функциональную схему на основе одного из базовых наборов логических элементов.

В отличие от комбинационных схем конечные автоматы имеют конечное число внутренних состояний.

Выходное слово и переход автомата в следующее состояние однозначно определяются состоянием автомата и входным словом.

Функционирование конечного автомата задается:

1. входным алфавитом: X {x₀, x₁, x₂,…, x_i,… x_n},

2. выходным алфавитом: Y{у₀, y₁, y₂,…, y_i,… y_m},

3. алфавитом состояний: Q {q₀, q_1, q₂,…, q_i,… q_r,}, где q₀ - начальное состояние автомата,

4. функцией переходов, определяющей переход автомата из q_i состояния в следующее q_i+1 состояние: q_i+1 = (q_i, x_i), или как функция времени:

Q(t+1) = [Q(t), X(t)].

5. функцией выходов, определяющей выходные сигналы автомата в состоянии q_i: y_i = (q_i, x_i) или, как функция времени:

Y(t) = [Q(t), X(t)].

Функция выходов (5) соответствует конечному автомату, называемому автоматом Мили. Имеется несколько разновидностей конечных автоматов, используемых в устройствах цифровой обработки. Широко используемой альтернативой автомату Мили является автомат Мура.

Особенностью автомата Мура является его функция выходов. В автомате Мура выходные сигналы зависят только от состояния конечного автомата q_i.: y_i = (q_i) или, как функция времени: Y(t) = [Q(t)].

Основное отличие устройств на основе цифровых автоматов от комбинационных схем заключается в том, что первые содержат элементы памяти для фиксации состояний. Можно считать комбинационные схемы примитивными цифровыми автоматами с одним состоянием.

Элементы памяти цифровых автоматов - триггеры, в свою очередь являются элементарными цифровыми автоматами (автоматами Мура) с двумя устойчивыми состояниями.

Цифровые автоматы могут задаваться графами или таблицами выходов и переходов.

Элементарные автоматы (триггеры)

Электронные цифровые элементы памяти - триггеры, используемые в ЭВМ в качестве ячеек быстрой (статической) памяти, последовательностных схем (регистры сдвига, счетчики) являются простейшими автоматами. Их выходные сигналы зависят не только от комбинаций входных сигналов , но и от значений самих выходных сигналов в предшествующий момент времени.

Триггером называют последовательностную схему с положительной обратной связью и двумя устойчивыми состояниями 0 и 1 (то есть триггер обладает свойством памяти). В общем случае триггер может иметь асинхронные входы предварительной установки, тактовый (синхронизирующий) и информационные входы. К основным типам триггеров относятся:

· триггер с раздельной установкой состояний (RS-триггер),

· триггер "защелка" (D - триггер),

· универсальный триггер (JK - триггер),

· триггер со счетным входом (T - триггер).

По способу записи информации триггеры подразделяются на асинхронные и синхронные или тактируемые, а по способу управления - на триггеры со статическим управлением (единичным или реже нулевым уровнем тактового сигнала) и триггеры с динамическим управлением (положительным - из 0 в 1, или отрицательным - из 1 в 0) фронтом тактового сигнала. В последнем случае говорят о триггерах с прямым или инверсным динамическим входом управления.

Основу триггера составляет кольцевая схема из двух инверторов (рис.4.10). Если левый инвертор на выходе имеет единичный сигнал, то он передается на вход правого инвертора. На выходе правого формируется нулевой сигнал, который передается (по цепи обратной связи) на вход левого инвертора. На выходе левого инвертора подтверждается единичный сигнал. Таким образом, это состояние является устойчивым состоянием, которое может сохраняться сколько угодно долго.

В силу симметрии схемы возможно второе устойчивое состояние, при котором на выходе левого инвертора сохраняется нулевой сигнал, а на правом - единичный. Следовательно, представленная схема является схемой элемента с двумя устойчивыми состояниями. Но это еще не триггер. Триггер должен содержать входы, сигналами на которых можно управлять состоянием триггера.

Асинхронный триггер RS-триггер

Асинхронный триггер с раздельной установкой состояний (RS-триггер) имеет два входа:

· S (set) - установить (в единичное состояние),

· R (reset) - сбросить (установить в исходное состояние).

В таблице 4.1 представлены переходы RS-триггера, а на рис.4.2 - схема и обозначение RS-триггера на функциональных схемах.

Для RS-триггера существует комбинация входных сигналов (два единичных сигнала, поданных одновременно на входы R и S), которая переводит триггер в неопределенное (неустойчивое) состояние. Это запрещенная комбинация. При этих комбинациях входных сигналов триггер может случайным образом перейти в любое из двух состояний. Для правильного функционирования триггера появление запрещенной комбинации на его входах должно быть исключено.

Синхронный RS-триггер с дополнительным входом установки исходного состояния.

Асинхронные триггеры имеют недостаточную защищенность от помех на входных линиях. Для повышения помехозащищенности триггеров в их схему вводят синхронизацию (управление). Изменение состояния синхронного триггера допускается только во время подачи синхросигналов С.

Схема синхронного RS-триггера и его обозначение на функциональных схемах представлены на рис.4. 3.

Синхронный RS-триггер имеет два информационных входа R и S и вход синхронизации С. Кроме этого, триггер может иметь дополнительные несинхронизируемые входы R и S. В этом случае запись в триггер может производится с использованием синхронизируемых входов R и S при отсутствии активных сигналах на несинхронизируемых входах, или при использовании несинхронизируемых входов при C=0.

D-триггер

D-триггер имеет один информационный вход D и вход синхронизации С. Схема D-триггера и обозначения его на функциональных схемах показаны на рис. 4.4.

Если С = 0, то состояние D-тригтера устойчиво и не зависит от сигнала на его информационном входе (режим хранения информации). При подаче на вход синхронизации сигнала C = 1 информация на прямом выходе Q будет повторять сигнал, подаваемый на вход D (режим записи) входной информации. Часто режим записи называют режимом защелкивания входной информации, а сам D-триггер - защелкой.

Рассмотренный вариант D-триггера называется D-триггером со статическим управлением. Отметим, что, если в схеме D-триггера убрать вход синхронизации, то схема теряет свойства элемента памяти. По этой причине асинхронных D-триггеров не бывает, а определение "синхронный" по отношению к D-триггеру является избыточным.

D-триггер с дополнительными RS входами

Реализация D-триггера с использованием RS- триггера связана с увеличением состава схемы на один инвертор, увеличением числа входов (до трех) в схемах И-НЕ. Схема D-триггера, дополненная асинхронными инверсными входами установки и сброса ,и ее обозначение на функциональных схемах представлены на рис. 4.5.

Если на вход подать активный сигнал 0, а на вход единицу, то D-триггер устанавливается в единичное состояние (Q=1) независимо от сигналов на остальных входах схемы.

Сигналы D и С не влияют на этот процесс. В силу этого, асинхронные входы и имеют наивысший приоритет.

Вследствие симметричности асинхронных связей, аналогично протекает процесс при =0 и =1, но D-триггер, естественно, сбрасывается (Q = 0).

При значениях (=1) и (=1) RS-триггер "отключается" и схема функционирует, как D-триггер.

Двухтактный D-триггер

Во многих схемах, например, в регистрах сдвига, устойчивая работа триггера возможна только, если занесение в него новой информации осуществляется после передачи информации о его состоянии в следующий триггер. В этих случаях можно использовать или двухтактные триггеры или триггеры с динамическим управлением.

На рис.4.6. представлена схема и обозначение двухтактного D-триггера на функциональных схемах.

Двухтактный D-триггер содержит два однотактных триггера (на рисунке отмечены пунктирными линиями) и инвертор в цепи синхронизации. При С=1 входная информация заносится на первый триггер, а во втором триггере еще сохраняется старая информация, гарантируя ее передачу на следующий триггер. После окончания активного С=1, становится активным сигнал синхронизации с выхода инвертора =1, который записывает входную информацию (с задержкой на время действия С=1) на второй триггер, который и является элементом хранения.

D-триггер с динамическим управлением

Двухтактные триггеры позволяют в значительной степени решать вопросы, связанные с особыми ситуациями при передаче и обработке информации с использованием триггерных схем. Но в некоторых ситуациях более эффективно использование схем с динамическим управлением.

В динамических схемах, в частности, в D-триггерах, запись входной информации, в зависимости от схемы, производится по одному из фронтов синхроимпульса (возрастающему или спадающему).

На схемах динамический вход управления обозначается или наклонной чертой (с наклоном соответствующим активному перепаду сигнала синхронизации) или стрелкой (рис. 4.7)

При постоянном значении синхроимпульса или противоположном перепаде триггер хранит предыдущую информацию. Промышленно выпускаемые триггеры дополняются асинхронными инверсными входами установки и сброса и .

Т-триггер

Это триггер со счетным входом. Он имеет вход Т (счетный вход), причем по каждому единичному входному сигналу триггер меняет свое состояние на обратное. Простейший Т-триггер можно получить на основе двухтактных триггеров: RS-триггера или D-триггера. Схема Т-триггера на основе двухтактного RS-триггера (не синхронного и синхронного) и обозначение Т-триггера на функциональных схемах представлены на рис. 4.7. На рис. 4.8. представлена схема Т-триггера на основе двухтактного D-триггера

Как и D-триггеры, Т-триггеры могут строиться со статическим управлением и с динамическим управлением.

Самым универсальными и сложными являются JK-триггеры. Они могут строиться как со статическим, так и с динамическим управлением.

Универсальный JK-триггер

JK-триггер имеет два информационных входа J и K, тактовый статический или динамический вход, чаще инверсный, и два асинхронных входа установки и сброса.

Обозначение JK-триггера с инверсным динамическим входом приведено на рис.4.9. Наклонная черта "смотрит слева - направо - сверху - вниз". JK-триггер функционирует аналогично RS-триггеру, но в отличие от последнего, не имеет запрещенных комбинаций сигналов на входах.

Вход J функционально подобен входу S, а вход K - входу R RS-триггера. Но одновременная подача активных сигналов на этих входах приводит к переходу триггера в состояние противоположное исходному, т.е. объединение J и K входов JK-триггера превращает JK-триггер в Т-триггер.

Лекция 8. Типовые устройства ЭВМ

Регистры

Регистры -- это набор простейших запоминающих устройств (например, триггеров) для временного хранения двоичной информации в устройствах обработки информации. Регистры можно получать, объединяя в группы некоторое число триггеров. Основными видами регистров являются параллельные и последовательные регистры.

Параллельный регистр (рис. 4.10, 4.11) может быть построен на тактируемых (синхронных) D-триггерах. Число триггеров равно количеству разрядов записываемого в регистр двоичного числа. Значения разрядов a_i (i = 1,2,…n) записываемого числа подаются на информационные D-входы всех триггеров и фиксируются в разрядах регистра с приходом тактового импульса на входы синхронизации С. Для изменения записи числа в регистре требуется подача на D-входы значения разрядов другого числа и появление на С-входах следующего тактового импульса.

Хранимая в регистре информация может читаться с регистра параллельно по разрядам с использованием выходов Q_i.

Последовательный регистр

Последовательный (сдвигающий) регистр - это регистр, в котором запись информации производится в последовательном коде - разряд за разрядом. Разрядные триггеры регистра соединяются последовательно. С приходом тактового импульса C первый триггер записывает кодовый сигнал (0 или 1), находящийся в этот момент на его D-входе, а каждый следующий триггер переключается в состояние, в котором до этого находился предыдущий триггер. Каждый тактовый импульс сдвигает код числа на один разряд. Поэтому для записи N-разрядного числа требуется N тактовых импульсов.

Считывание хранимой в регистре информации можно производить двумя способами:

· параллельно по разрядам, используя разрядные выходы регистра,

· последовательно по разрядам.

Сдвиг информации может производиться или к младшим разрядам или к старшим разрядам. Возможна реализация комбинированного (реверсивного) сдвигающего регистра. В последовательном регистре имеется проблема быстрой очистки содержимого регистра. Для решения этой проблемы возможно использование асинхронного параллельного сброса разрядов регистра. Возможно и совмещение последовательного и параллельного регистров (рис. 4.12).



Счетчики

Счетчики - это устройства, предназначенное для счета числа импульсов, поступающих на его вход с фиксацией результатов. Счетчик, как и сдвигающий регистр, составляется из цепочки триггеров. На рис. 4.13 приведена схема последовательного двоичного счетчика на D-триггерах. Для установки счетчика в нулевое состояние триггеры имеют R-входы (входы сброса). Установка счетчика на нуль осуществляется подачей на эти входы единичного сигнала. Для работы D-триггера как счетной ячейки (Т-триггера) они имеют обратную связь - инверсный выход каждого D-триггера соединен со своим D-входом. В результате каждый триггер меняет свое состояние на противоположное по каждому сигналу на управляющем входе. Триггеры пересчитывают управляющие сигналы. По первому управляющему сигналу первый триггер переходит в единичное состояние и на его выходе формируется единичный сигнал. По второму управляющему сигналу первый триггер возвращается в нулевое состояние и на его выходе сбрасывается единичный сигнал. На выходе триггера формируется один выходной сигнал на каждые два входных сигнала. Это одноразрядный пересчет входных импульсов или деление входной частоты.



Для правильной работы второго и последующих триггеров необходимо, чтобы на их входах формировался единичный сигнал в момент перехода первого триггера в нулевое состояние (на каждый четный входной сигнал). Это достигается соединением инверсных выходов триггеров с прямыми входами последующих триггеров.

На рис.4.14 представлена временная диаграмма работы счетчика. Триггер Т₃ соответствует старшему разряду счетчика, Т1 - младшему разряду.



Одноразрядный двоичный сумматор

Одноразрядный двоичный сумматор является комбинационной схемой с тремя входами и двумя выходами (рис.4.15).

При параллельном суммировании на входы каждого разряда сумматора поступают значения цифр а и b соответствующих разрядов слагаемых и значение переноса p с младших разрядов сумматора. На выходе одноразрядного сумматора формируются значения цифры соответствующего разряда суммы S и переноса в старший разряд сумматора P.

Значения S и P таблицы истинности одноразрядного сумматора построена на основе сложения и умножения для двоичной системы счисления.

Для каждого выходного сигнала составляются все комбинации входных сигналов, при которых выходные сигналы S и P принимают единичные значения:

,

.

Эти уравнения являются совершенной дизъюнктивной нормальной формой логических функций (СДНФ). В этой форме логическая функция (ЛФ) представляется в виде дизъюнкций конституэнт единицы.

Конституэнта единицы - это конъюнкция всех значений входных переменных: в прямой форме для единичных значений переменных, или в инверсной форме для нулевых значений переменных.

СДНФ позволяет записывать любые переключательные функции от двух переменных, используя только три основных логических операции И, ИЛИ, НЕ.

Следующим этапом проектирования является минимизация логических функций (не всегда возможна).

Из таблицы истинности видно, что переменная P принимает значение только для таких комбинаций входных переменных, когда хотя бы две переменные имеют единичные значения. Это можно записать в виде:

.

Анализируя функцию S можно заметить, что значение S равно единице, если в комбинациях входных сигналов присутствует хотя бы один единичный сигнал, и нет одновременно двух единичных значений переменных (компонента: =) или есть совпадение трех входных единичных сигналов (компонента abp), т.е.:

Построение функциональной схемы по ПФ:

.

Для реализации ПФ для выхода Р требуется :

· три конъюнктора (схемы И) на два входа,

· дизъюнктор (схема ИЛИ) на 3 входа.

Для реализации ПФ для выхода S требуются:

· дизъюнктор (схема ИЛИ) на 3 входа,

· инвертор (схема НЕ),

· конъюнкторы (схемы И) на 2 и 3 входа.

· дизъюнктор (схема ИЛИ) на 2 входа.

Функциональная схема одноразрядного сумматора представлена на рис.4.16.

В этой схеме использована совместная минимизация уравнений, при которой для формирования разных выходных значений (S и P) используются общие логические схемы. Совместная минимизация позволяет получать схемы с минимальным количеством используемых элементарных вентилей, которое определяется по общему количеству входов. Такие схемы, как правило, имеют большую задержку выходных сигналов, которая определяется по максимальному количеству элементов пути его формирования.

По этой причине часто одноразрядный сумматор строят без совместной минимизации схем формирования выходных сигналов по уравнениям:

,

.

Многоразрядные сумматоры

Обычно в ЭВМ используют обработку данных параллельно по разрядам. Для такой обработки используются многоразрядные (параллельные) сумматоры.

Сумматор для параллельной обработки данных получают на основе поразрядного соединения одноразрядных схем.

Пример построения многоразрядного сумматора представлен на рис. 4.17.

Сумматор имеет 2n входных разрядных линий a_i и b_i для приема цифр слагаемых, n выходных линий S_n разрядов суммы, выход переноса Р_n из старшего разряда и вход переноса р₀ на младший разряд сумматора.

На функциональных схемах многоразрядные функциональные узлы обозначаются в виде прямоугольников с тремя полями (рис.4.18).



В основном поле обозначается функциональное назначение схемы. Для сумматора это SM (СМ, ).

Боковые поля предназначены для обозначения данных: левое поле для входных данных, правое - для выходных. Боковые поля могут иметь секции для разделения разноименных входных или выходных данных.

Лекция 9. Типовые устройства ЭВМ

Дешифраторы

Дешифратор - это устройство, которое имеет n входов и 2 ⁿ выходов, причем каждой i-ой комбинации сигналов на входе соответствует сигнал на одном определенном 2ⁱ-ом выходе. Другими словами, дешифратор - это устройство, которое дешифрирует число в позицию. В частных случаях дешифратор может содержать меньшее (< 2 ⁿ) количество выходов. Это неполные дешифраторы. Дешифраторы предназначены для декодирования (распознавания) кодовых комбинаций (адрес устройства, код операции и т.д.).

Рассмотрим синтез дешифратора на 3 входа и 8. Таблица истинности дешифратора на три входа представлена в таблице.

Дешифратор на три входа содержит восемь конъюнкторов, каждый на три входа, и три инвертора.

Схема дешифратора на три входа и его обозначение на функциональных схемах представлена на рис. 4.19. Для обозначения функционального назначения схемы для дешифраторов используются символы DC (ДШ). Представленный на рис. 4.19 дешифратор имеет дополнительный вход синхросигналов. Использование синхросигналов позволяет задерживать выходные сигналы на выходе дешифратора на время переходных процессов после смены входных переменных.

Мультиплексор

Мультиплексор (MX, MUL), (рис. 4.20.) -это электронное устройство, которое имеет несколько информационных D-входов и один выход F, осуществляющее последовательное подключение входов к выходу в соответствии с адресным кодом, поступающим на управляющие (адресные) входы (х₁, х₂).

Функционирование мультиплексора описывается следующей таблицей состояний:

Состояния мультиплексора
№	х1	х2	QS
0	0	0	D0
1	0	1	D1
2	1	0	D2
3	1	1	D3

Мультиплексор содержит дешифратор, двухвходовые схемы И (по числу выходов) и многовходовую (по числу выходов) схему ИЛИ.

Возможно использование дополнительного элемента И на выходе схемы для стробирования по времени выходного сигнала.

Демультиплексор

Демультиплексор - это устройство, имеющее один информационный вход D и несколько выходов, осуществляющее передачу сигнала с информационного входа на один из выходов в соответствии с управляющим (адресным) кодом, поступающим на управляющие входы. В простейшем случае, в качестве демультиплексора может использоваться дешифратор, у которого вместо сигнала OE подается информационный сигнал X. Например, если на входы подать код a1a0=10(₂)=2(₁₀), то сигнал X появится на выходе y2, а на остальных выходах yi=0. На рис. 4.21 представлено обозначение демультиплексора на функциональных схемах.

Размещено на Allbest.ru

...