Мікроконтролер MCS-51
Мікроархітектура мікроконтролера. Використання в ньому системи команд. Призначення регістрів SFR та їх окремих бітів. Потенційні та імпульсні сигнали, схеми їх формування. Модель синхронного потенційного автомату. Синтез синхронного двійкових лічильників.
| Рубрика | Программирование, компьютеры и кибернетика |
| Вид | методичка |
| Язык | украинский |
| Дата добавления | 28.09.2017 |
| Размер файла | 481,9 K |
Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже
Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Размещено на http://www.allbest.ru/
Размещено на http://www.allbest.ru/
Міністерство освіти та науки України
Харківський радіотехнічний технікум
МЕТОДИЧНИЙ ПОСІБНИК
для виконання Адміністративної Контрольної Роботи (АКР)
з навчальної дисципліни “Комп'ютерна логіка”
для груп ОТ-311, ОТ-321, ОТ-331
зі спеціальності 5.05010201 “Обслуговування комп'ютерних систем і мереж”
Розробив викладач першої категорії Пуйденко В.О.
1. Пояснювальна записка
1.1 Мікроархітектура мікроконтролера MCS - 51
У внутрішню мікроархітектуру MCS - 51 входять:
- восьми бітний ЦП, який оптимізований для реалізації функцій управління;
- вбудований тактовий генератор;
- адресний простір пам'яті програм 64к байти;
- адресний простір пам'яті даних 64к байти;
- внутрішня пам'ять програм 4к байти;
- внутрішня пам'ять даних 128 байт;
- додаткові можливості з виконання операцій булевої алгебри;
- 32 спрямовані лінії введення - виведення, що індивідуально адресуються;
- 2 шістнадцяти бітних багатофункціональних таймери/лічильники;
- повно дуплексний асинхронний прийомо - передавач;
- векторна система переривань з двома рівнями приорітету і шістьма джерелами подій;
Мікроконтролери MCS - 51 мають гарвардську архітектуру - роздільні адресні простори пам'яті програм і даних.
Об'єм внутрішньої (резидентної) пам'яті програм може складати 4К, 8К, 16К та 32К. При необхідності користувач може розширяти пам'ять програм встановленням зовнішнього ПЗП. Доступ до внутрішнього або зовнішнього ПЗП визначається значенням сигналу на виводі ЕА (External Access):
- EA=Vcc (напруга живлення) - доступ до внутрішнього ПЗП;
- EA=Vss (потенціал землі) - доступ до зовнішнього ПЗП;
Область нижчих адрес пам'яті програм використовується системой переривань, архітектура мікро контролера MCS - 51 забезпечує підтримку п'яти джерел переривань:
Рисунок 1- організація пам'яті в MCS - 51
- двох зовнішніх переривань;
- двох переривань від таймерів;
- переривання від послідовного порту;
Рисунок 2 - Програмна пам'ять MCS - 51
Рисунок 3 - мікроархітектура MCS - 51
Адреси векторів переривань розташовані з інтервалом у вісім байт.
- 0003 h зовнішнє переривання 0 (вивід INT0);
- 000B h переривання від таймера 0 (за прапорцем TF0);
- 0013 h зовнішнє переривання 1 (вивід INT1);
- 001B h переривання від таймера 1 (за прапорцем TF1);
- 0023h переривання від послідовного порту;
Пам'ять даних відокремлена від па'мяті програм. У цій області можлива адресація 64К зовнішнього ОЗП. Приз вертанні до зовнішньої пам'яті даних ЦП мікроконтролера генерує відповідні сигнали читання - запису (RD та WR). Взаємодія з внутрішньою пам'яттю даних здійснюється на командному рівні, при цьому командні сигнали RD та WR не виробляються.
Нижні 128 байтів внутрішньої пам'яті даних наведені нижче на рисунку 4:
Рисунок 4- нижні 128 байтів внутрішнього ОЗП
Перші 32 байти представляють собою 4 банки (Registers Bank) по вісім регістрів R7..R0. Регістри R1,R0 в любому із банків можуть бути використані, як регістри непрямої адреси.
Наступні за регістровими банками 16 байтів створюють блок ОЗП, що адресується по бітам. Набір інструкцій MSC - 51 містить широкий вибір операцій над бітами (булевий процесор), а 128 бітів у цьому просторі адресуються прямо та мають адреси від 00h до 7Fh.
Всі байти у нижній 128 - байтовій частині простору ОЗП можуть бути адресовані як прямо, так і не прямо.
Рисунок 5 - Розташування регістрів спеціальних функцій у просторі SFR
Розташування регістрів спеціальних функцій у просторі SFR показане на рисунку 5. Цей простір містить в собі регістри портів Р0, Р1 Р2, Р3, таймери, засоби управління периферією, регістр прапорців PSW, акумулятор Acc та допоміжний регістр В.
Для 16 адрес у просторі SFR мається можливість як байтової, так і бітової адресації.
1.1.1 Призначення регістрів SFR та окремих бітів цих регістрів
Акумулятор (Acc) використовується як джерело і як приймач при обчисленнях та пересилках. Мається можливість як бітової, так і байтової адресації.
Регістр В використовується як джерело і як приймач при операціях множення або ділення. Мається можливість як бітової, так і байтової адресації.
Регістр слова стану програми (PSW) містить біти (прапорці), які відзеркалюють результати виконання операцій, біти обрання відповідного регістрового банку, біт загального використання, який доступний користувачу:
Рисунок 6 - Формат регістр слова стану програми (PSW)
PSW.0 - біт парності (Parity flag);
PSW.1 - резерв;
PSW.2 - біт переповнення (OVerflow flag);
PSW.3, PSW.4 - біти обрання регістрового банку (Registers Bank Selection);
PSW.5 - прапорець користувача (General Purpose Status Flag)
PSW.6 - зарезервований біт;
PSW.7 - біт перенесення (Carry flag);
1.1.2Система команд мікроконтролера MCS - 51
Система команд містить 111 команд - одно байтних 49, дво байтних 45 та три байтних 17. Всі команди виконуються за 1 або 2 машинних цикли МЦ (12 тактов CLK), за виключенням команд множення та ділення MUL и DIV, для виконання яких потрібно 4 МЦ. Більшість дво байт них команд - одноциклові, а всі три байтні двох циклові. За один МЦ в MCS - 51 можна вводити до двох байтів програмного коду.
В MCS - 51 передбачена пряма (direct), непряма (через R0, R1 или DPTR) та безпосередня (# data) адресація елементів DSEG и RSEG, пряма адресація елементу BSEG, непряма адресація (через R0, R1 або DPTR) - адресація XSEG.
Вся множина команд розподілена на 5 груп: пересилки 28, логічних 25, арифметичні 24, передачі управління 17 та булевого процесора 17.
В таблицях 1 - 4 наведені мнемо коди команд, тривалість команди в МЦ, HEX-коди та опис команд. В таблицях використані наступні позначення:
Таблиця 1
|
A,B |
- акумулятор, додатковий акумулятор; |
|
|
Rn |
- регістр загального призначення (n = 0..7); |
|
|
@Ri |
- не пряма адреса через Ri (i = 0,1); |
|
|
direct |
- пряма адреса DSEG (8 бит); |
|
|
#data |
- безпосередній операнд, довжиною 8 біт; |
|
|
#data16 |
- безпосередній операнд, довжиною 16 біт; |
|
|
addr11 |
- адреса переходу, довжиною 11 біт; |
|
|
addr16 |
- адреса переходу, довжиною 16 бит; |
|
|
rel |
- зсув на сторінці CSEG, довжиною 8 бит; |
|
|
bit |
- пряма адреса BSEG (номер біту). |
В командах можливі наступні формування ознак:
[1] - P
[2] - CY, P
[3] - CY, AC, OV, P
[4] - OV, P, CY 0
[5] - CY
Таблиця 2 - команди пересилки
|
Мнемокод |
МЦ |
HEX-коди |
Опис команди |
|
|
MOV A, Rn |
1 |
E8 .. EF |
A Rn |
|
|
MOV A, direct |
1 |
E5 |
A (direct) |
|
|
MOV A, @Ri |
1 |
E6 .. E7 |
A (Ri) |
|
|
MOV A, #data |
1 |
74 |
A data |
|
|
MOV Rn, A |
1 |
F8 .. FF |
Rn A |
|
|
MOV Rn, direct |
2 |
A8 .. AF |
Rn (direct) |
|
|
MOV Rn, #data |
1 |
78 .. 7F |
Rn data |
|
|
MOV direct, A |
1 |
F5 |
(direct) A |
|
|
MOV direct, Rn |
2 |
88 .. 8F |
(direct) Rn |
|
|
MOV direct, direct |
2 |
85 |
(direct) (direct) |
|
|
MOV direct, @Ri |
2 |
86 .. 87 |
(direct) (Ri) |
|
|
MOV direct, #data |
2 |
75 |
(direct) data |
|
|
MOV @Ri, A |
1 |
F6 .. F7 |
(Ri) A |
|
|
MOV @Ri, direct |
2 |
A6 .. A7 |
(Ri) (direct) |
|
|
MOV @Ri, #data |
1 |
76 .. 77 |
(Ri) data |
|
|
MOV DPTR, #data16 |
2 |
90 |
DPTR data16 |
|
|
MOVC A,@A+DPTR |
2 |
93 |
A CSEG(A+DPTR) |
|
|
MOVC A,@A+PC |
2 |
83 |
A CSEG(A+PC) |
|
|
MOVX A, @Ri |
2 |
E2 .. E3 |
A XSEG(P2.Ri) |
|
|
MOVX A, @DPTR |
2 |
E0 |
A XSEG(DPTR) |
|
|
MOVX @Ri, A |
2 |
F2 .. F3 |
XSEG (P2.Ri) A |
|
|
MOVX @DPTR, A |
2 |
F0 |
XSEG (DPTR) A |
|
|
PUSH direct |
2 |
C0 |
+(SP) (direct) |
|
|
POP direct |
2 |
D0 |
(direct) (SP)- |
|
|
XCH A, Rn |
1 |
C8 .. CF |
A Rn |
|
|
XCH A, direct |
1 |
C5 |
A (direct) |
|
|
XCH A, @Ri |
1 |
C6 .. C7 |
A (Ri) |
|
|
XCHD A, @Ri |
1 |
D6 .. D7 |
A[3:0] (Ri[3:0]) |
Таблиця 3 - логічні та арифметичні команди
|
Мнемокод |
МЦ |
HEX-коди |
Опис команди |
|
|
ANL A, Rn |
1 |
58 .. 5F |
A A Rn |
|
|
ANL A, direct |
1 |
55 |
A A (direct) |
|
|
ANL A, @Ri |
1 |
56 .. 57 |
A A (Ri) |
|
|
ANL A, #data |
1 |
54 |
A A data |
|
|
ANL direct, A |
1 |
52 |
(direct) (direct) A |
|
|
ANL direct, #data |
2 |
53 |
(direct) (direct) data |
|
|
ORL A, Rn |
1 |
48 .. 4F |
A A Rn |
|
|
ORL A, direct |
1 |
45 |
A A (direct) |
|
|
ORL A, @Ri |
1 |
46 .. 47 |
A A (Ri) |
|
|
ORL A, #data |
1 |
44 |
A A data |
|
|
ORL direct, A |
1 |
42 |
(direct) (direct) A |
|
|
ORL direct, #data |
2 |
43 |
(direct) (direct) data |
|
|
XRL A, Rn |
1 |
68 .. 6F |
A A Rn |
|
|
XRL A, direct |
1 |
65 |
A A (direct) |
|
|
XRL A, @Ri |
1 |
66 .. 67 |
A A (Ri) |
|
|
XRL A, #data |
1 |
64 |
A A data |
|
|
XRL direct, A |
1 |
62 |
(direct) (direct) A |
|
|
XRL direct, #data |
2 |
63 |
(direct) (direct) data |
|
|
CLR A |
1 |
E4 |
A 0000 0000 (очищення акумулятора) |
|
|
CLP A |
1 |
F4 |
A A\ (інверсія акумулятора) |
|
|
RL A |
1 |
23 |
Зсув лівий циклічний |
|
|
RLC A |
1 |
33 |
Зсув лівий з перенесенням |
|
|
RR A |
1 |
03 |
Зсув правий циклічний |
|
|
RRC A |
1 |
13 |
Зсув правий з перенесенням |
|
|
SWAP A |
1 |
C4 |
A[7:4] A[3:0] |
|
|
ADD A, Rn |
1 |
28 .. 2F |
A A + Rn |
|
|
ADD A, direct |
1 |
25 |
A A + (direct) |
|
|
ADD A, @Ri |
1 |
26 .. 27 |
A A + (Ri) |
|
|
ADD A, #data |
1 |
24 |
A A + data |
|
|
ADDC A, Rn |
1 |
38 .. 3F |
A A + Rn + CY |
|
|
ADDC A, direct |
1 |
35 |
A A + (direct) + CY |
|
|
ADDC A, @Ri |
1 |
36 .. 37 |
A A + (Ri) + CY |
|
|
ADDC A, #data |
1 |
34 |
A A + data + CY |
|
|
SUBB A, Rn |
1 |
98 .. 9F |
A A - Rn - CY |
|
|
SUBB A, direct |
1 |
95 |
A A - (direct) - CY |
|
|
SUBB A, @Ri |
1 |
96 .. 97 |
A A - (Ri) - CY |
|
|
SUBB A, #data |
1 |
94 |
A A - data - CY |
|
|
INC A |
1 |
04 |
A A + 1 |
|
|
INC Rn |
1 |
08 .. 0F |
Rn Rn + 1 |
|
|
INC direct |
1 |
05 |
(direct) (direct) + 1 |
|
|
INC @Ri |
1 |
06 .. 07 |
(Ri) (Ri) + 1 |
|
|
INC DPTR |
1 |
A3 |
DPTR DPTR + 1 |
|
|
DEC A |
1 |
14 |
A A - 1 |
|
|
DEC Rn |
1 |
18 .. 1F |
Rn Rn - 1 |
|
|
DEC direct |
1 |
15 |
(direct) (direct) - 1 |
|
|
DEC @Ri |
1 |
16 .. 17 |
(Ri) (Ri) - 1 |
|
|
MUL AB |
4 |
A4 |
B.A A B |
|
|
DIV AB |
4 |
84 |
A.B A B |
|
|
DA A |
1 |
74 |
Десяткова корекція додавання |
Таблиця 4 - команди передачі управління
|
Мнемокод |
МЦ |
HEX-коди |
Опис команди |
|
|
ACALL addr11 |
2 |
aaa10001 |
+(SP) PC; PC[10:0] adrr11 |
|
|
LCALL addr16 |
2 |
12 |
+(SP) PC; PC adrr16 |
|
|
RET |
2 |
22 |
PC (SP)- |
|
|
RETI |
2 |
32 |
PC (SP)-; кінець переривання |
|
|
AJMP addr11 |
2 |
aaa00001 |
PC[10:0] adrr11 |
|
|
LJMP addr16 |
2 |
02 |
PC adrr16 |
|
|
JMP @A + DPTR |
2 |
73 |
PC DPTR +A |
|
|
SJMP rel |
2 |
80 |
PC PC + rel |
|
|
JZ rel |
2 |
60 |
if A = 0 then PC PC + rel |
|
|
JNZ rel |
2 |
70 |
if A 0 then PC PC + rel |
|
|
CJNE A, direct, rel |
2 |
B5 |
if A (direct) then PC PC + rel |
|
|
CJNE A, #data, rel |
2 |
B4 |
if A data then PC PC + rel |
|
|
CJNE Rn, #data, rel |
2 |
B8 .. BF |
if Rn data then PC PC + rel |
|
|
CJNE @Ri,#data, rel |
2 |
B6 .. B7 |
if (Ri) data then PC PC + rel |
|
|
CJNZ Rn,rel |
2 |
D8 .. DF |
Rn Rn - 1 if Rn 0 then PC PC + rel |
|
|
CJNE direct, rel |
2 |
D5 |
(direct) (direct) - 1 if (direct) 0 then PC PC + rel |
|
|
NOP |
1 |
00 |
Таблиця 5 - команди булевого процесора MCS - 51
|
Мнемокод |
МЦ |
HEX-коди |
Опис команди |
|
|
MOV C, bit |
1 |
A9 |
CY BSEG(bit) |
|
|
MOV bit, C |
1 |
92 |
BSEG(bit) CY |
|
|
CLR C |
1 |
C3 |
CY 0 |
|
|
CLR bit |
1 |
C2 |
BSEG(bit) 0 |
|
|
SETB C |
1 |
D3 |
CY 1 |
|
|
SETB bit |
1 |
D2 |
BSEG(bit) 1 |
|
|
CPL C |
1 |
B3 |
CY CY\ |
|
|
CPL bit |
1 |
B2 |
BSEG(bit) BSEG(bit)\ |
|
|
ANL C, bit |
2 |
82 |
CY CY BSEG(bit) |
|
|
ANL C, bit\ |
2 |
B0 |
CY CY BSEG(bit)\ |
|
|
ORL C, bit |
2 |
72 |
CY CY BSEG(bit) |
|
|
ORL C, bit\ |
2 |
A0 |
CY CY BSEG(bit)\ |
|
|
JC rel |
2 |
40 |
if CY = 1 then PC PC + rel |
|
|
JNC rel |
2 |
50 |
if CY = 0 then PC PC + rel |
|
|
JB bit, rel |
2 |
20 |
if BSEG(bit) = 1 then PC PC + rel |
|
|
JNB bit, rel |
2 |
30 |
if BSEG(bit) = 0 then PC PC + rel |
|
|
JBl |
2 |
10 |
if BSEG(bit) = 1 then PC PC + rel и BSEG(bit) 0 |
1.2 Тригери
Тригери відносяться до класу послідовних схем (автоматів), значення вихідних сигналів яких залежать не тільки від значень вхідних сигналів, але й від послідовності їх змін. Для послідовних схем часто потребується введення у розглядання в явному виді часу для опису змін потенційних сигналів.
1.2.1 Потенційні та імпульсні сигнали
Сигнал називається потенційним, якщо інтервали часу Ті між сусідніми змінами сигналу значно більше часу реакції схеми р.
Сигнал називається імпульсним, якщо його тривалість того ж порядку, що час реакції схеми (схема повинна відреагувати на вплив імпульсного сигналу, а імпульсний сигнал повинен скінчитись відразу після закінчення перехідного процесу у схемі). Такі сигнали dx, dx, x показані на рисунку 6:
Рисунок 6 - Потенційні та імпульсні сигнали
Оператор переходів d визначається відношенням:
dx=x(t) * x(t - t) (1)
Де: dx - імпульсний сигнал, який народжується зміненням потенційного сигналу з 1 на 0; x(t) - значення потенційного сигналу у даний момент часу;
x(t - t) - значення потенційного сигналу у попередній момент часу;
Очевидно, що dx=1 тільки при зміні потенційного сигналу з 1 на 0. Вважається, що абстрактний потенційний сигнал має нескінченно круті фронти, а для абстрактного імпульсного сигналу у відношенні (1) t0.
Введемо позначення: x(t)=х, x(t - t)=х*. Отримаємо:
dx=x * x* (2)
Цінність співвідношення (2) міститься у тому, що воно враховує час у явному вигляді і може використовуватися не тільки для потенційних сигналів, але й для функцій, що перемикаються, від потенційних сигналів:
df (v)= f (v) * f *(v)= f (v) * f (v*) (3)
Де: v=(xn ,…, x1); v*=(x*n ,…, x*1); f (v) - значення функції у даний момент часу; f (v*) - значення функції у попередній момент часу;
Із співвідношення (3) слідує, що імпульсні сигнали, які народжуються функціями, що перемикаються, від потенційних сигналів, вельми просто можуть бути одержані за допомогою основних операцій алгебри логіки. Так, якщо,
f(v)= х (4)
то
dx=x * x* (5)
Де dx=1 тільки при зміні потенційного сигналу х з 0 на 1.
Оператор переходів визначається співвідношенням:
x= dx V dx = х х* (6)
Де x=1 як при зміненні потенційного сигналу х з 1 на 0, так із 0 на 1.
На рисунку 7 показана схема формування імпульсного сигналу dx, яка побудована у відповідності з виразом (1) та діаграма часу, яка пояснює її роботу:
Рисунок 7 - Схема формування імпульсного сигналу dx та діаграма часу
На рисунку 8 представлена схема подвоєння частоти, яка виконана у відповідності з виразом (6) та діаграма часу, яка пояснює її роботу:
Рисунок 8 - Схема подвоєння частоти та діаграма часу
1.2.2 Основна модель синхронного потенційного автомату
Ця модель складається із КС і синхронних ЕП, в якості яких використовуються синхронні елементи затримки D (рисунок 4) інформаційних сигналів Q+r на один період тактового сигналу Н. В синхронних ЕП тактовий сигнал впливає на них імпульсною дією у момент зміни з 1 на 0 (або з 0 на 1), а зміна інформаційних сигналів Q+r не впливає на ЕП. Вихідний сигнал Qr синхронного елементу затримки приймає значення вхідного сигналу Q+r у момент імпульсного впливу тактового сигналу Н. Тактовий сигнал Н завдає дискретний час tд=1,2,3, … (рисунок 10).
На цій підставі функціонування автомату може розглядатися тільки в ці дискретні моменти часу при дотриманні наступних умов:
- вхідні сигнали х не повинні змінюватися у момент часу, коли dH=1;
- перехідний процес, який виник у попередньому дискретному моменті часу tд повинен закінчитися до наступного дискретного моменту часу tд+1.
Рисунок 9 - Основна модель синхронного потенційного автомату
Рисунок 10 - Завдання тактовим сигналом Н дискретного часу tд
Функція переходів Q та функція виходу Z завдають також синхронний автомат при заміні t на tд і t+t на tд+1. Мінімальне значення періоду тактового сигналу повинно бути не менше максимального часу перехідного процесу в автоматі. При дотриманні цієї умови КС можна синтезувати не вільної від змагань і використовувати будь - яке кодування внутрішніх станів автомату.
1.2.3 Синхронні тригери
Ці тригери зокрема інформаційних входів мають також вхід для подачі тактового сигналу. З основної моделі синхронного автомату (рисунок 9) слідує, що вплив тактового сигналу на синхронні тригери повинен закінчитись до того моменту, як нові значення сигналів Qr (r=1…m), проходячи через КС, поступлять на інформаційні входи тригерів. Короткочасного впливу тактового сигналу на тригери можна добитися, використовуючи замість потенційного сигналу Т, імпульсний dТ, тривалість якого не більше суми мінімального часу перехідного процесу у КС та часу перехідного процесу у тригерах.
Якщо в якості тактового сигналу Т використовується імпульсний сигнал dТ, тоді у синхронних автоматах можна застосовувати асинхронні потенційні тригери типів DVC, RSC та JKC.
1.3 Лічильники
За класами цифрових автоматів вони діляться на три великі групи:
- асинхронні потенціальні;
- синхронні;
- асинхронні імпульсні лічильники;
З точку зору розробника комп”ютерних систем зручно використовувати термінологію:
- лічильники, що працюють на інкремент (Up - counter);
- лічильники, що працюють на декремент (Down - counter);
- реверсивні лічильники (Up - Down - counter);
1.3.1 Синхронні двійкові лічильники
Всякий лічильник, який побудований на будь - яких синхронних тригерах, на тактові входи яких подається той самий сигнал називається синхронним лічильником. Любий синхронний лічильник може мати власний модуль рахунку mod N. На рисунку 11 показаний граф переходів лічильника за mod 8. Гілки графу переходів позначаються значеннями вхідних сигналів х, а вершини графу позначаються вихідними сигналами Q (стан лічильника).
Рисунок 11 - Граф переходів лічильника за mod 8
Сигнал Р показує на переповнення лічильника. За графом переходів складається таблиця істини:
Таблиця 6
|
i |
Q3 |
Q2 |
Q1 |
Q3+ |
Q2+ |
Q1+ |
P |
|
|
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
|
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
|
|
2 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
|
|
3 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
|
|
4 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
|
|
5 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
|
|
6 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
|
|
7 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
2. Склад адміністративної контрольної роботи
Завдання 1.
У таблиці 7 завдана неповністю визначена функція чотирьох змінних. За допомогою карт Карно графічно реалізувати МДНФ у залежності від номера завдання, яке відповідне номеру за списком у журналі. У канонічній формі записати отриману МДНФ.
Таблиця 7
|
Область визначення функції: |
ВАРІАНТИ |
|||||||||||||||
|
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
12 |
14 |
15 |
||
|
16 |
17 |
18 |
19 |
20 |
21 |
22 |
23 |
24 |
25 |
26 |
27 |
28 |
29 |
30 |
||
|
Номери наборів |
||||||||||||||||
|
1 |
1 |
2 |
1 |
2 |
3 |
1 |
2 |
3 |
3 |
4 |
3 |
4 |
5 |
5 |
6 |
|
|
2 |
5 |
3 |
4 |
5 |
2 |
5 |
6 |
5 |
6 |
7 |
5 |
6 |
7 |
7 |
||
|
3 |
6 |
4 |
7 |
6 |
4 |
7 |
8 |
7 |
7 |
8 |
8 |
9 |
8 |
9 |
||
|
5 |
8 |
8 |
8 |
9 |
8 |
9 |
9 |
10 |
8 |
11 |
9 |
10 |
11 |
10 |
||
|
8 |
9 |
10 |
10 |
11 |
9 |
10 |
11 |
12 |
11 |
13 |
11 |
12 |
13 |
11 |
||
|
11 |
13 |
12 |
13 |
12 |
11 |
13 |
12 |
13 |
12 |
14 |
12 |
14 |
14 |
13 |
||
|
13 |
15 |
14 |
14 |
15 |
13 |
14 |
15 |
15 |
14 |
15 |
14 |
15 |
15 |
14 |
||
|
14 |
16 |
15 |
16 |
16 |
16 |
16 |
16 |
16 |
16 |
16 |
15 |
16 |
16 |
16 |
||
|
0 |
4 |
1 |
2 |
1 |
2 |
3 |
1 |
1 |
2 |
1 |
2 |
6 |
3 |
3 |
3 |
|
|
6 |
3 |
5 |
3 |
4 |
5 |
3 |
4 |
4 |
2 |
5 |
10 |
7 |
6 |
4 |
||
|
10 |
4 |
6 |
5 |
8 |
6 |
8 |
10 |
6 |
3 |
9 |
13 |
11 |
9 |
12 |
||
|
15 |
7 |
9 |
6 |
10 |
10 |
15 |
13 |
8 |
5 |
12 |
16 |
13 |
12 |
15 |
||
|
х |
7 |
10 |
7 |
9 |
1 |
7 |
4 |
2 |
1 |
9 |
1 |
1 |
1 |
1 |
1 |
|
|
9 |
11 |
11 |
11 |
7 |
12 |
6 |
5 |
9 |
10 |
4 |
2 |
2 |
2 |
2 |
||
|
12 |
12 |
13 |
12 |
13 |
14 |
11 |
7 |
11 |
13 |
6 |
3 |
4 |
4 |
5 |
||
|
16 |
14 |
16 |
15 |
14 |
16 |
12 |
14 |
14 |
15 |
10 |
7 |
8 |
10 |
8 |
||
|
1 |
1 |
4 |
5 |
1 |
2 |
2 |
1 |
1 |
1 |
1 |
1 |
2 |
3 |
3 |
1 |
|
|
3 |
7 |
8 |
2 |
6 |
3 |
5 |
4 |
3 |
3 |
2 |
7 |
4 |
6 |
4 |
||
|
5 |
9 |
9 |
6 |
9 |
5 |
6 |
7 |
6 |
7 |
5 |
8 |
6 |
7 |
7 |
||
|
7 |
10 |
10 |
7 |
11 |
6 |
8 |
9 |
7 |
8 |
6 |
10 |
9 |
9 |
10 |
||
|
8 |
12 |
12 |
10 |
12 |
8 |
9 |
10 |
9 |
10 |
8 |
11 |
10 |
11 |
12 |
||
|
10 |
14 |
13 |
12 |
14 |
9 |
12 |
13 |
12 |
11 |
9 |
13 |
12 |
13 |
14 |
||
|
12 |
15 |
14 |
14 |
15 |
11 |
14 |
14 |
14 |
13 |
11 |
14 |
13 |
14 |
15 |
||
|
15 |
16 |
16 |
16 |
16 |
12 |
15 |
15 |
16 |
14 |
13 |
15 |
14 |
16 |
16 |
||
|
0 |
2 |
5 |
1 |
3 |
4 |
1 |
3 |
5 |
2 |
4 |
3 |
1 |
2 |
2 |
3 |
|
|
4 |
8 |
4 |
8 |
7 |
4 |
7 |
8 |
8 |
9 |
10 |
3 |
5 |
4 |
6 |
||
|
6 |
11 |
7 |
11 |
10 |
7 |
10 |
11 |
13 |
12 |
14 |
5 |
11 |
8 |
9 |
||
|
11 |
13 |
11 |
13 |
13 |
16 |
13 |
16 |
15 |
15 |
16 |
9 |
16 |
15 |
13 |
||
|
х |
9 |
1 |
2 |
4 |
1 |
10 |
2 |
2 |
4 |
2 |
4 |
4 |
1 |
1 |
2 |
|
|
13 |
2 |
3 |
5 |
3 |
13 |
4 |
3 |
5 |
5 |
7 |
6 |
7 |
5 |
5 |
||
|
14 |
3 |
6 |
9 |
5 |
14 |
11 |
6 |
10 |
6 |
12 |
12 |
8 |
10 |
8 |
||
|
16 |
6 |
15 |
15 |
8 |
15 |
16 |
12 |
11 |
16 |
15 |
16 |
15 |
12 |
11 |
Область визначення завданої функції у табличному вигляді буде такою:
Таблиця 8
|
№ наборів |
Значення аргументу |
Значення функції |
||||
|
x4 |
x3 |
x2 |
x1 |
|||
|
1 |
0 |
0 |
0 |
0 |
1 |
|
|
2 |
0 |
0 |
0 |
1 |
х |
|
|
3 |
0 |
0 |
1 |
0 |
0 |
|
|
4 |
0 |
0 |
1 |
1 |
1 |
|
|
5 |
0 |
1 |
0 |
0 |
х |
|
|
6 |
0 |
1 |
0 |
1 |
0 |
|
|
7 |
0 |
1 |
1 |
0 |
1 |
|
|
8 |
0 |
1 |
1 |
1 |
х |
|
|
9 |
1 |
0 |
0 |
0 |
0 |
|
|
10 |
1 |
0 |
0 |
1 |
1 |
|
|
11 |
1 |
0 |
1 |
0 |
х |
|
|
12 |
1 |
0 |
1 |
1 |
1 |
|
|
13 |
1 |
1 |
0 |
0 |
0 |
|
|
14 |
1 |
1 |
0 |
1 |
1 |
|
|
15 |
1 |
1 |
1 |
0 |
1 |
|
|
16 |
1 |
1 |
1 |
1 |
1 |
Побудуємо карту Карно на чотири аргументи та проведемо мінімізацію:
мікроконтролер регістр імпульсний лічильник
Рис. 12
У канонічній формі запишемо отриману МДНФ:
F(x)=y= Х1Х2V Х2Х1V Х4Х1V Х3Х2
Завдання 2.
Використовуючи булевий процесор мікроконтролера MCS - 51 скласти спрощену та детальну блок - схеми алгоритмів. На підставі детальної блок - схеми алгоритму створити програмну реалізацію отриманої МДНФ (завдання 1). Створений програмний продукт скопіліювати та запустити і відладнику 8051 IDE. Значення x1x2x3x4 взяти у таблиці 6.
Таблиця 9
|
Аргументи: |
ВАРІАНТИ |
|||||||||||||||
|
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
12 |
14 |
15 |
||
|
16 |
17 |
18 |
19 |
20 |
21 |
22 |
23 |
24 |
25 |
26 |
27 |
28 |
29 |
30 |
||
|
x1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
|
x2 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
|
|
x3 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
|
|
x4 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
|
|
x1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
|
|
x2 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
|
|
x3 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
|
|
x4 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
Рис. 13 Розташування змінних у 128 байтній внутрішній пам'яті даних MCS - 51 для всіх варіантів
Спрощена та детальна блок - схеми алгоритмів набудуть виглядів:
Текст програми у відповідності з детальною блок - схемою алгоритму буде такою
setb 00h; x3=1 setb 01h; x4=1 mov p0,#00h; x2=1 setb 81h; cpl c; x1=1 mov 02h,c; save carry ;implementation function cpl c anl c,/81h;y1=/x1&/x2 mov 03h,c; save result of y1 mov c,02h; anl c,81h; y2=x1&x2 orl c,03h; y1=y1Vy2 mov 03h, c; save result of y1 mov c,02h; anl c,01h; y3=x1&x4 orl c,03h; y1=y1Vy3 mov 03h,c; save result of y1 mov c,81h; c:=x2 anl c,00h; c:=x2&x3 orl c,03h; c:=cVy1 fin: end
Зкомпілюємо програму у відладнику 8051 IDE у покроковому режимі:
Рис. 14
Рис. 15
Рис. 16
Рис. 17
Рис. 18
Рис. 19
Завдання 3.
Графічним методом мінімізації (карти Карно) синтезувати синхронний двійковий лічильник у залежності від номера завдання у таблиці 7, яке відповідне номеру за списком у журналі. Графічно відтворити функціональну схему синхронного двійкового лічильника.
Таблиця 10
|
Вхідні дані: |
ВАРІАНТИ |
|||||||||||||||
|
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
12 |
14 |
15 |
||
|
16 |
17 |
18 |
19 |
20 |
21 |
22 |
23 |
24 |
25 |
26 |
27 |
28 |
29 |
30 |
||
|
Тип тригерів |
SRC, DVC, JKC |
DVC, JKC, SRC |
SRC, SRC, DVC |
JKC, JKC, DVC |
SRC, JKC, SRC |
JKC, JKC, SRC |
SRC, DVC, DVC |
|||||||||
|
Модуль рахунку |
4 |
5 |
6 |
7 |
5 |
4 |
7 |
6 |
7 |
6 |
5 |
4 |
5 |
6 |
7 |
|
|
Напрямок рахунку |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
|
|
Тип тригерів |
JKC, DVC, SRC |
JKC, SRC, DVC |
SRC, DVC, SRC |
DVC, SRC, JKC |
JKC, ,JKC, DVC |
SRC, SRC, DVC |
JKC, JKC, JKC |
|||||||||
|
Модуль рахунку |
7 |
6 |
5 |
4 |
5 |
6 |
7 |
6 |
4 |
5 |
7 |
6 |
5 |
4 |
7 |
|
|
Напрямок рахунку |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Up |
Down |
Складемо відповідні карти Карно для функцій Qr+ , r=1,2,3,..,n де Q+r - функція збудження синхронних ТТ - тригерів:
Рис. 20
МДНФ у базисі І - НІ набудуть наступного вигляду:
Отже, на підставі отриманих в результаті мінімізації логічних рівнянь - мінімальних диз'юнк...
Подобные документы
Класифікація роботів: андроїд, бойовий, побутовий, персональний, промисловий, соціальний та шаробот. Розробка принципової електричної схеми робототехнічної моделі. Блок схема мікроконтролера ATtiny26/L та програмне забезпечення керуючого автомату.
курсовая работа [936,6 K], добавлен 25.02.2013Розробка операційного автомату. Розробка машинного алгоритму: граф-схема алгоритму; приклад реалізації. Синтез керуючого автомату: основи теорії керуючих автоматів; опис керуючого автомату Мілі. Кодування граф-схеми автомату. Синтез керуючого автомату.
курсовая работа [121,0 K], добавлен 26.12.2009Общая структура и принцип функционирования синхронного управляющего автомата. Анализ граф схемы алгоритма управляющего автомата и детализация блока памяти. Структурный синтез логического преобразователя и разработка электрической функциональной схемы.
курсовая работа [222,6 K], добавлен 19.02.2013Склад, особливості, технічні характеристики та архітектура вибраного мікроконтролера. Проектування керуючого автомату на мікроконтролері для пристрою світлових ефектів, побудова його принципової електричної схеми та розробка програмного забезпечення.
курсовая работа [422,1 K], добавлен 27.02.2013Використання мікроконтролера ATmega16 при моделювання схеми та написанні програми. Характеристики аналогово-цифрового перетворювача. Розробка блок-схеми ініціалізації контролера, алгоритму отримання результату перетворень та головного циклу програми.
курсовая работа [691,7 K], добавлен 22.04.2014Місце мікропроцесора в структурі мікропроцесорних приладів, його функції. Інтегральні мікросхеми із великою ступінню інтеграції. Розробка структурної схеми мікропроцесорної системи обробки інформації на основі мікроконтролера ATmega128 та інших мікросхем.
курсовая работа [2,1 M], добавлен 18.09.2010Синтез цифрового автомата для виконання операції множення в оберненому коді двох двійкових чисел з фіксованою комою. Будування керуючого автомату з жорсткою логікою по принципу Мілі. Використання алгоритму множення з пропусканням тактів додавання.
курсовая работа [279,6 K], добавлен 14.03.2013Короткий опис мікроконтролера ATmega6450, його особливості та опис виводів. Розробка принципової схеми стенду. Написання програми на мові СІ при використанні програмного середовища CodeVisionAVR. Перепрограмування мікроконтролера ATmega6450 сімейства AVR.
курсовая работа [491,2 K], добавлен 15.05.2013Дослідження можливостей та властивостей мікроконтролера ATtiny13, його архітектури. Розробка програми, що керує роботою мікропроцесора. Моделювання роботи системи кодового захисту з однією кнопкою. Організація пам’яті та розподіл адресного простору.
курсовая работа [1,0 M], добавлен 01.06.2013Дослідження світлодіодного аналізатора спектру звуку, побудованого по принципу перетворення звукового діапазону. Елементна база мікроконтролера, регістри пам’яті. Можливість варіювання візуалізації відтворення за рахунок використання настройок прошивки.
курсовая работа [393,1 K], добавлен 20.06.2015Додавання (віднімання) чисел на ДСОК: двійкова система числення, представлення з рухомою комою, суматор оберненого коду. Побудова схеми керування заданого автомату, алгоритм додавання(віднімання) та його представлення у вигляді блок-схеми, кодування.
курсовая работа [616,7 K], добавлен 03.01.2014Розробка алгоритмів виконання арифметичних операцій для систем числення в різних кодах з оцінкою точності. Проектування цифрового автомату в булевих базисах з використанням логічних елементів. Складення структурної схеми комбінаційних цифрових автоматів.
курсовая работа [264,6 K], добавлен 10.09.2012Складові частини мікропроцесорної системи на базі Intel Core i7. Ноутбук HP Pavilion dv7 на базі мобільної платформи Intel Core i7. Суть технології Hyper-Threading. Вибір, класифікація, модернізація и ремонт ноутбуків. Самоперевірки при включенні POST.
курсовая работа [6,6 M], добавлен 18.06.2011Програма-симулятор для прийома та передачи даних з портів мікроконтролера, з попереднім їх налаштуванням на введення, виведення даних, встановлення переривань та управління часовими затримками. Розробка програмної схеми для реалізації функції світлофора.
курсовая работа [1,8 M], добавлен 23.04.2014Реалізація програми на мові асемблера для процесора i8086. Регістрова структура процесора. Використання сегментних регістрів для апаратної підтримки найпростішої моделі сегментованої пам'яті. Формування арифметичних прапорців. Система команд процесора.
контрольная работа [240,5 K], добавлен 27.02.2013Структурна і функціональна схема комутації мікросхеми. Синтез T-тригера та D-тригера на основі універсального JК-тригера. Завантаження в тригер сигналу. Робота в статичному режимі. Контроль станів тригера до виходів. Сигнали з тумблерних регістрів.
лабораторная работа [835,2 K], добавлен 19.03.2011Системы стабилизации частоты синхронного генератора. Передаточные функции для разомкнутой и замкнутой системы. Переходная характеристика системы стабилизации частоты синхронного генератора. Качество непрерывных линейных систем автоматического управления.
контрольная работа [1,0 M], добавлен 03.02.2022Розробка операційного автомату, що здійснює операцію прискореного множення в доповняльному коді, зі старших розрядів. Побудування алгоритму даної операції та його схематичного відображення. Поняття та синтез керуючого автомату, побудова його графу.
курсовая работа [55,2 K], добавлен 01.06.2010Створення схеми електричної принципової МР-3 програвача – приставки до ПК, структурної та загальної схеми. Призначення проектуємого пристрою. Принцип роботи окремих ВІС. Розробка програми тестування роботи пристрою, розрахунок надійності його роботи.
курсовая работа [527,4 K], добавлен 24.03.2009Процесор з RISC-архітектурою мають скорочений до мінімуму набір команд. Для реалізації більш складних операцій доводиться комбінувати команди. МК AT90S 2313 – малопотужний 8-розрядний КМОП мікроконтролер, заснований на розширеній AVR RISC-архітектурі.
лекция [126,1 K], добавлен 13.04.2008
