Монофункциональные элементарные схемы памяти

Размещено на http://www.allbest.ru/

Контрольная работа

Монофункциональные элементарные схемы памяти



Содержание

1. Основные понятия

2. Основы моделирование компьютерных схем

3. Элементарные схемы памяти

4 Триггер RS-типа на элементах потенциальной системы

5. Триггер RS-типа на элементах динамической системы

6. Проблемы обеспечения надежности работы автоматов

7. Методы проектирования монофункциональных схем памяти с учетом ограничения элементной базы

Заключение

Литература



1. Основные понятия

В современное время в интегральной схемотехнике применяются десятки различных триггеров в компьютерных устройствах, отличающихся своими функциями, схемотехнической реализацией способами записи информации и т. д. [125]. В основу классификации потенциальных триггеров, получивших в интегральной схемотехнике наибольшее распространение, положены два принципа: функциональный и способ записи информации [17]. При этом за базовую схему триггеров принимается одноуровневая схема RS-триггера [17; 125]. Развитие базовой схемы триггеров явилось основой создания одноуровневых многостабильных схем памяти [17]. Триггеры являются монофункциональными автоматами, реализующих только одно отражение множества Х входных сигналов во множество Y выходных сигналов ({X} > {Y}), что отождествляют состояния триггеров.

Перспективным направлением развития монофункциональных элементарных автоматов с памятью является создание многофункциональных. В основу построения многофункциональных структур положен принцип реализации несколько отображений информации (не менее двух) {Х}{Y}, где f_i - функциональность, определяющий пару функций переходов д⁽ⁱ⁾ и выходов ц⁽ⁱ⁾ [90]. В этом случае коммутируются функции возбуждения и выходов, а базовая схема памяти триггеров, которая запоминает состояния элементарного автомата с памятью, остается монофункциональной (рис. 2.8) [90]. Широкий смысл многофункциональности заключается в возможности использования аппаратуры при различных режимах работы и различных типах интерпретации [32].

Базовая схема памяти тоже может быть многофункциональной и способной работать в разных блоках (подмножествах) р_j и м_i своих состояний под влиянием соответствующих е_j(Д) входных сигналов, изменяя отображения информации (не менее двух) {X}ѕѕe_j®{A}, где е_j - функциональность, определяющий пару функций д_е сохранения состояния и ц₂ выходов или пару функций д_у, д_в1, д_в2, д_н соответствующих переходов и выходов элементарного многофункционального автомата [64]. Структура многофункциональной схемы памяти (МФСП) заключается в том, что она имеет матричную структуру блоков состояний памяти р_j и м_i (табл. 2.1). Переходы в такой схеме памяти происходят по двум переменным: x_i(t) и e_j(Д). Смысл многофункциональности базовой многофункциональной схемы памяти (МФСП) заключается в том, что она имеет возможность использовать альтернативные блоки р_j и м_i состояний схемы памяти, а также работать не только в детерминированном однозначному режиме при переходе из одного состояния а_i в другое а_к состояние одного только блока р₀ (рис. 3.3), но и в детерминированном однозначно укрупненном режиме при переходе из состояния а_і блока р_j в другое а_к состояние определенного блока р_i (а_і р_j; а_кр_i) (3.4). Базовая многофункциональная схема памяти (МФСП) может работать в заданном режиме при предполагаемом переходе в другое а_к состояние по мере вероятности Р₁ в определенном блока р_j (рис. 3.5) и при вероятностном переходе в другое а_т состояние по мере вероятности Р₂ в определенном блока м_і состояний схемы (рис. 3.6), а также в нечетком режиме при нечетком переходе в другое а_н состояние нечеткого подмножества Q_H, состоящее из определенных блоков р_j (рис. 3.7). Создание базовой МФСП и на ее основе многоуровневых схем памяти (МУСП) расширяет современные основы вычислительной техники и предоставляет качественно новые возможности. Они способны повысить скорость перестройки алгоритмов функционирования компьютерных устройств, расширить функциональные возможности систем, увеличить продолжительность существования систем на различных уровнях обработки информации, а также осуществить одновременную обработку общей и частичной информации на основе иерархического принципа программного управления, что невозможно осуществить на компьютерных устройствах с памятью на триггерах.

2. Основы моделирование компьютерных схем

При моделировании схем памяти надо один и тот же класс схем (с обратной связью - «петлями») последовательно вычислять несколько раз, используя предыдущие значения пока значение на всех узлах этого класса схем не будут совпадать друг с другом. В этом случае получаем устойчивые значения выходных сигналов в схемах памяти.

Деление на комбинационные и схемы памяти удобно при моделировании потенциальных схем. При моделировании многотактовых (динамических) систем без петель в одном классе логических элементов все схемы описываются как комбинационные.

Математическая модель может быть получена наложением булевых функций, решения которых соответствует преобразованию информации в логическом элементе в условный тактовый момент. Данная модель изоморфна реальным логическим устройствам, потому что описывается системой булевых уравнений непосредственных связей, что соответствует тактовым применениям в реальных устройствах [57].

Сигнал х в реальных устройствах имеет значение логической единицы и значение логического нуля. Значение сигнала, которое находится в промежутке этих двух значений (1 и 0) считается неопределенным и этому значению присваивается значение «0,5». Значения сигнала х представлены на рис. 1.

монофункциональный элементарный память триггер

При вычислении значений в схемах памяти значения на всех узлах в момент t и (t+k) могут совпадать. Когда k = 1, дальнейшее вычисление значений останавливается, потому что получены все устойчивые значения.

y(t) = y(t + k) (1)

При k > 1 дальнейшее вычисление значений также останавливается, потому что схема не имеет устойчивых значений. Когда при математическом моделировании во время устанавливающего процесса (k = 1) существуют на некоторых узлах значение сигнала «0,5», то это говорит либо о некорректности построения детерминированного дискретного устройства, или о появлении на его узлах запрещенной последовательности входных сигналов [57].

Впервые методику моделирования компьютерных схем в отделе Глушкова предложил и применил в 1962 году молодой ученый к.т.н. Мацевитый Л.В. при разработке «Малой интегрирующей машины (МИМ)». В 1970 году на основе этой методики под руководством Мараховского Л.Ф. были разработаны программы по моделированию цифровых схем, на основе которых моделировались большие интегральные схемы и схемы вычислительной машины [56-57].

В настоящее время используют программу имитационного моделирования в электронике (Electronics Workbench), которая была разработана в 1989 году в г. Торонто (Канада) компанией Interactive Image Technologies ]43; 74].

3. Элементарные схемы памяти

Запоминающие двоичные схемы памяти, которые используют при каноническом методе синтеза, является монофункциональными элементарными автоматами Мура с полной системой переходов и выходов.

Полнота системы переходов элементарного автомата определяет, что для каждой пары внутренних состояний автомата, которые сохраняются при одном сохраняющем e(Д) входном сигнале, найдется входной сигнал х(t), который переведет автомат с одного состояния в другое.

Полнота системы выходов элементарного автомата определяет, что в каждом состоянии автомат создает сигнал y_і, который отличается от сигналов, которые возникают в других состояниях автомата.

Определение 1. Монофункциональную элементарную схему памяти назовем одноуровневым элементарным автоматом (ОЭА), обладающим полной системой переходов и выходов при запоминании всех состояний автомата только при одном сохраняющем e(Д) входном сигнале.

В компьютерах в настоящее время широко используют монофункциональные элементарные автоматы Мура (триггеры), обладающие полной системой переходов и выходов с двумя внутренними состояниями, которые сохраняются при одном сохраняющем e(Д) входном сигнале.

Структурная схема одноступенчатого RS-триггера состоит из двух логических элементов И-НЕ (ИЛИ-НЕ), которые имеют по два входа: один из них связан с входным узлом триггера, а другой с выходом другого логического элемента (рис. 2).

4 Триггер RS-типа на элементах потенциальной системы

Базовым элементарным автоматом с двумя входами и двумя выходами является RS-триггер, на основе которого проецируются триггеры D-, T, E-, DV-, JK-типа и т.п.[17; 125]. Применяемые в компьютере устройства, по сути, является схемами триггеров, которые в общем случае содержат собственно триггер и комбинационные элементы.

По характеру работы триггеры являются асинхронные и синхронные.

В синхронных триггерах прием информации на входных узлах и переключение внутренних состояний схемы осуществляется в момент действия синхроимпульса. На триггер могут подаваться синхроимпульсы разных серий. Синхроимпульсы ф_i обеспечивают координацию работы во время действия отдельных схем. В асинхронных схемах обмен информацией осуществляется медленно (без синхроимпульсов).

Особенностью RS-триггера является то, что запись информации в нем осуществляется непосредственно с поступлением информационного x(ф) (устанавливающего) сигнала на его входы, который однозначно определяет значения выходных сигналов RS-триггера. Хранение состояний выходных сигналов в схемах триггеров осуществляется при одном сохраняющем e(Д) входном сигнале, который действует между устанавливающими входными сигналами. Функционирование RS-триггера в табличном виде изображено в табл.1

При анализе математической модели RS-триггера на элементах ИЛИ-НЕ в троичном исчислении («0», «0,5», «1») можно описать его в виде системы непосредственных связей в булевых выражениях (2):

Входной сигнал может менять свое значение в математической модели при переходе от «0» до «1» и наоборот, проходя значение «0,5», которое будем для удобства изображать звездочкой «*» [54; 56-57].

Рассмотрим работу триггера при появление на его входных узлах R и S входного слова р(Т), которое состоит из устанавливающего x(t) входного сигнала, который однозначно устанавливает значение на выходных узлах триггера, и сохраняющего e(Д) входного сигнала, действующего между устанавливающими x(t) входными сигналами.

Таблица 1

Работа RS-триггера на элементах И-НЕ на элементах ИЛИ-НЕ

0	0	1	1
1	0	1	0
0	1	0	1
1	1	1	0
		0	1

Триггер на элементах ИЛИ-НЕ имеет следующие три устанавливающие входные сигналы: x₁(t) (R = 1; S = 1); x₂(t) (R = 1; S = 0); x₃(t)(R = 0; S = 1); и один сохраняющем входной сигнал: e(Д) (R = 0; S = 0), с помощью которых можно рассмотреть действие трех входных слов р₁(Т)= x₁(t), e(Д) (табл. 2.); р₂(Т)= x₂(t), e(Д) (табл. 5.3.) и р₃(Т)= x₃(t), e(Д) (табл. 5.4).



Таблица 2

Входное слово р₁(Т)= x₁(t), e(Д)

Такты	1	2	3	4	5	6
R	1	1	1	*	0	0
S	1	1	1	*	0	0
Q	*	0	0	0	*	*
	*	0	0	0	*	*

Таблица 3

Входное слово р₂(Т)= x₂(t), e(Д)

Такты	1	2	3	4	5	6
R	1	1	1	*	0	0
S	0	0	0	0	0	0
Q	*	0	0	0	0	*
	*	*	1	1	1	1

Таблица 4

Входное слово р3(Т)= x3(t), e(Д)

Такты	1	2	3	4	5	6
R	0	0	0	0	0	0
S	1	1	1	*	0	0
Q	*	*	1	1	1	1
	*	0	0	0	0	0

При рассмотрении результатов вычислений при действии входного слова р₁(Т) (табл. 2.), мы видим, что устанавливающий x₁(t) входной сигнал определяет на обоих выходных узлах значение 0, которое не сохраняется при появлении сохраняющего e(Д) входного сигнала, потому что на обоих исходных узлах триггера сигналы имеют неопределенное значение 0,5 (Q = 0,5 и = 0,5). Это объясняет то, что при применении слова р₁(Т) триггер не имеет устойчивого выходного сигнала, а поэтому, такое входное слово для RS-триггера является запрещенным при использовании. На элементах И-НЕ и на элементах ИЛИ-НЕ входное слово р₁(Т) в RS-триггере запрещается при использовании в детерминированных дискретных устройствах.

Считается, что для контроля работоспособности схем памяти и устройств компьютера необходимо резервировать аппаратуру в три раза, чтобы достоверно убедиться в ее правильной работе [44]. При соответствующем подходе при сравнении результатов входного сигнала x₁(t) и выходного сигнала у⁴(t), рассмотренного в автомате 4-го рода (рис. 2.16), можно автоматически обнаружить катастрофический отказ и, тем самым, обнаружить неисправное устройство.

В литературе не описаны автоматические методы проверки работоспособности схем памяти. А, между прочим, все триггера построены на асинхронном RS-триггере (рис. 2), работоспособность которого можно легко контролировать. Для этого достаточно подать на его вход устанавливающий сигнал x₁(t) (R = 1; S = 1), который на обоих его входах имеет одинаковые активные значения. При этом, на его выходе появляются два пассивных значения (), которые легко отличить от обычных значений триггера, так как он всегда имеет разные значения на своих выходах. Если же при поступлении такого устанавливающего x(t) входного сигнала на выходных узлах RS-триггера значения будут разные, то это сигнализирует, что элемент с активным выходным сигналом работает не правильно, а следовательно и все устройство работает не правильно.

При рассмотрении результатов вычислений при воздействии входного слова р₂(Т) (табл. 3.), Мы видим, что устанавливающий x₂(t) входной сигнал определяет на выходных узлах значение Q = 0 и = 1, которые сохраняются при появлении сохраняющего e(Д) входного сигнала.

При рассмотрении результатов вычислений при действии входного слова р₃(Т) (табл. 4), Мы видим, что устанавливающий x₃(t) входной сигнал определяет на выходных узлах значение Q = 1 и = 0 хранящихся при появлении сохраняющего e(Д) входного сигнала.

Триггер считается, что находится в нуле, когда Q = 0, и в единице, когда Q = 1. Это условие необходимо запомнить, чтобы всегда было легко определить состояние, в каком находится триггер.

Рассмотрены схемы асинхронного одноступенчатого RS-триггера. Для приема информации вводятся синхроимпульсы С и специальные дополнительные элементы И (рис. 4). Наличие синхроимпульса на условном изображении триггера отображается входом С (рис. 5).

5. RS-триггер на элементах динамической системы

В потенциальной системе элементов (рис. 2) организация обратной связи в схемах памяти осуществляется без разделения ее на действия тактовых сигналов [17; 54; 125]. В связи с этим при устанавливающих x(t) входных сигналах осуществляется переключение в двух группах логических элементов RS-триггера в период такта t, а запоминание состояния при сохраняющих е(Д) входных сигналах элемента в период действия внутреннего такта Д.

В динамической четырехфазной системе элементов [54] может быть предложена базовая схема памяти (RS-триггер), ограниченная двумя группами элементов, в каждой из которых применен один логический элемент. Один из этих элементов функционирует в одном подмножестве тактовых сигналов (например, Ф₁ и Ф₂) и запоминает выходной сигнал в период тактовых сигналов Ф₃ и Ф₄, а второй - в другом подмножестве тактовых сигналов (например, Ф₃ и Ф₄) и запоминает выходной сигнал в период тактовых сигналов Ф₁ и Ф₂ (рис. 6).

Обобщенная система уравнений базовой схемы памяти RS-триггер на динамических элементах ИЛИ-НЕ имеет такой вид:

Особенностью элементов памяти на элементах четырехфазной динамической системы является появление устанавливающих х_i входных сигналов для одной группы каскадов во тактового сигнала Ф_у и появление сохраняющих е_j входных сигналов в следующих тактовых сигналах Ф_у. Как и в потенциальной системе элементов сигнал х_i поглощает сигнал е_j при одновременном воздействии на каскады одной группы во время одного тактового сигнала Ф_у.

Основные характеристики схемы памяти на динамических элементах определяются теми же формулами, что и для потенциальной системы элементов. Отличительной чертой схем памяти на динамических элементах является раздельная обработка установки и запоминания состояний одной и второй групп каскадов.

В динамических триггерах каждое множество входных сигналов может быть разбито на два подмножества. Одно из этих подмножеств входных сигналов действует на одну группу каскадов в один тактовый момент (например, во время действия фазы Ф₂), а другое подмножество входных сигналов - на вторую группу каскадов в другой тактовый момент (например, во время действия фазы Ф₄).

Анализируя работу динамического RS-триггера (рис.6), рассмотрим множество устанавливающих x_i(t) входных сигналов с соответствующими тактовыми фазами (табл. 5).

Таблица 5

Устанавливающие наборы х_i входных сигналов

Входные сигналы	Для первой группы	Для второй группы
	1	0
	0	1

Устанавливающие наборы входных сигналов для одной группы каскадов должны иметь предварительную (опережающую) установку входных узлов по сравнению с входными сигналами второй группы в неактивный (нулевой) набор, отражены в табл. 5. После установки одной группы каскадов в запоминающее состояние, надо установить для первой и второй группы соответствующий е_j(Д) входной сигнал, при котором на входные узлы подаются нули.

Множество сохраняющего набора входных сигналов также разбивается на два подмножества, которые воздействуют на разные группы каскадов. При сохраняющем наборе е_j входных сигналов, при котором = 0 и = 1, запоминаются два устойчивых состояния триггера А₁ (Q = 1 и = 0) и А₂ (Q = 0 и = 1).

В динамических триггерах за один период Т наборы входных сигналов х(Т) способны установить одно из двух состояний схемы памяти RS-триггера, который способен запомнить установленное состояние в последующий период (Т +1) при действии сохраняющего набора е(Т +1) входных сигналов (= 0; = 0).

Сделаем анализ работы динамического RS-триггера при воздействии на его входные узлы входного слова р(Т).

Таблица 6

Установка RS-триггера в ноль (Q = 0) при = 1; = 0

Выходные сигналы	Ф1	Ф2	Ф3	Ф4	Ф1	Ф2	Ф3
	*	0	0	0	0	0	0
	*	*	*	1	1	1	1

При установки триггера в устойчивое состояние выходные сигналы триггера нам неизвестны и поэтому при анализе схем памяти их задают, сначала сигналы в виде звездочки "*" (см. в табл. 6 и 7).

Таблица 7

Установка RS-триггера в единицу (Q = 1) при = 0; = 1

Выходные сигналы	Ф3	Ф4	Ф1	Ф2	Ф3	Ф4
	*	*	*	1	1	1
	*	0	0	0	0	0

Анализ работы RS-триггера показывает, что все основные характеристики, пригодные для реализации в потенциальной системе элементов, действительны и для RS-триггера, реализованного на элементах динамической системы элементов. Но это с учетом временных соотношений входных и выходных сигналов, запоминающих свои устойчивые значения в различных фазовых тактах [57].

Триггеры других типов строятся на основе RS-триггера обычными методами структурного синтеза автоматов [17].

6. Проблемы обеспечения надежности работы автоматов

Основные понятия. При структурном синтезе получают булевы уравнения, описывающие структуру и законы функционирования схем автомата. В реальной схеме значения выходного сигнала должно совпадать со значениями булевой функции, которую элемент реализует. Но булева алгебра не учитывает параметр времени и поэтому не может изображать в полном объеме процесс перехода от одного состояния схемы к другому. В переходных процессах булевы выражения могут выполняться неверно в связи с задержкой сигналов в цепочках и различными по продолжительности задержками прохождения сигналов через логические элементы. Возникает проблема надежного функционирования автомата, то есть проблема обеспечения устойчивых состояний автомата в схемах памяти.

Реальная схема автомата состоит из элементов, которые могут исходить из порядка при изменении их характеристик под воздействием старения, скрытых дефектов, износа, снижение напряжения и т.п. Неполадки в элементах могут быть необратимые (отказ) и самовосстанавливающиеся (сбои).

Обеспечение устойчивости состояний автомата. Суть проблемы заключается в том, что под воздействием входного сигнала х автомат переходит из состояния а₁ в состояние а₂, а из состояния а₂ под воздействием входного сигнала х автомат переходит в состояние а₃. Когда длительность сигнала х превышает время перехода автомата из одного состояния в другое, автомат проскакивает состояние а₂ и сразу попадает в состояние а₃. Состояние а₂ в этом случае является неустойчивым.

Такое явление может быть, например, в асинхронном JK-триггере, когда длительность входных сигналов превышает время переключения триггера и схема под влиянием одного сигнала после неоднократного переключения может оказаться, случайно, в состоянии, которое заранее неопределенно. Чтобы этого не было, используют линии задержки. При длительных сигналах триггер, который имеет входных узлах сигналы J и К одновременно, переключается из одного состояния в другое до окончания действия сигналов на его входных узлах. Конечное состояние триггера указать невозможно. Чтобы ликвидировать эту неопределенность в схему вводят элементы задержки, продолжительность которого не менее длительности входного сигнала в самом неблагоприятном случае. В триггерах на интегральных схемах вместо линий задержки используют второй RS-триггер и двухтактную систему синхроимпульсов С и .

Синхроимпульсы С обеспечивают прием сигналов J и K (рис. 10), устанавливают новое состояние в RS-триггере Т₁, и запрещают в то же время передачу информации с выходов RS-триггера Т₁ на RS-триггер Т₂. Поэтому при С = 1 состояние RS-триггер Т₂ не меняется. RS-триггер Т₁ устанавливается в единицу Q₁ = 1 при появлении на входных узлах C=J=1 (CJ=1; Q₁=1) или в ноль Q₁ = 0 - при C = К = 1 (СК = 1; Q₁ = 0).

При C = 1 положение в RS-триггере Т₁ не меняется, а RS-триггер Т₂ принимает состояние RS-триггер Т₁, когда RS-триггер Т₂ не был в том же состоянии до этого. При С = 1 всегда должно быть Q₁ = Q₂, поэтому на комбинации кодовых состояний на 01 и 10 переходы запрещены.

Кроме того, в цепочках автомата можно наблюдать такое явление как гонки (соревнования). Триггеры автомата переключаются устанавливающими входными сигналами, которые зависят от значений входных сигналов и выходных состояний триггеров. Устанавливающие сигналы формируются комбинационными схемами разной длины, задержка сигналов в которых не одинакова. Сами триггеры имеют разное время переключения из-за случайных отклонений их номинальных характеристик.

Когда при переходе автомата из одного состояния в другое должны переключаться несколько триггеров, между ними могут быть гонки. Триггер, который выигрывает гонки, переключается раньше других и это может изменить сигналы на входах других триггеров раньше, чем они изменят свои состояния. В результате гонок триггеры могут перейти в состояние, не предусмотренное законом функционирования автомата.

Для корректной работы автомата вводят следующее правило: вводить и снимать информацию с триггеров можно только тогда, когда они находятся в устойчивых состояниях, а не переключаются.

Устойчивость состояний автомата можно обеспечить как схемными методами, так и выбором способа кодирования состояний автомата.

При соседнем кодировании следующие состояния автомата различаются только состоянием одного триггера. Гонки при этом отсутствуют, потому что при любых переходах переключается только один триггер. Соседнее кодирование невозможно, когда граф автомата имеет циклы с нечетным числом состояний. Для использования соседнего кодирования при этом можно вводить пустые (дополнительные) состояния, для которых выходной сигнал отсутствует. Аппаратное обеспечение и время выполнения операций при этом увеличивается. Аналогичный недостаток имеют и другие способы кодирования против гонок (так называемое противогоночное кодирование).

Соседнее кодирование, кроме того, обеспечивает минимальную частоту переключения триггера, играет существенную роль с точки зрения увеличения надежности электронных и релейно-контактных схем и снижение мощности используемых схем на приборах с разной проводимостью (особенно на МОП-транзисторах).

Для облегчения соседнего кодирования состояний автомата можно использовать диаграммы Вейча или карты Карно, где соседние ячейки отличаются значениями только одной переменной. Разрядность кодовых состояний автомата вычисляется по формуле

n = 1 + int(log₂K), (4)

где К-число состояний автомата;

int(2,5) = 2 - функция, которая выделяет только целую часть числа.

Устойчивость состояний автомата можно обеспечить импульсной синхронизацией его элементов. Когда продолжительность синхроимпульсов меньше времени прохождения сигнала по самой короткой цепочке элементов обратной связи, устойчивость обеспечена, потому что сигнал установки триггера становится равным 0 (х(t) = 0) до момента переключения автомата в следующее состояние.

Устойчивость состояний автомата можно обеспечить применением двухступенчатой памяти, в которой процесс переключения состояний разделяется во времени, за счет двухтактной синхронизации, как это сделано в двухтактном JK-триггере или в Т-триггере [17; 125]. Аппаратные затраты, при этом растут, а скорость работы уменьшается. Двойная память широко применяется в интегральных схемах устройств компьютера.

Обеспечение общей надежности работы схем из ненадежных элементов. Для увеличения надежности компьютера необходимо обеспечить:

Ш Применение в схемах компьютера надежных элементов, деталей и узлов, которые получают в условиях высокоавтоматизированного производства с тщательным пооперационным контролем;

Ш Использование элементного, группового и системного резервирования аппаратуры;

Ш Внедрение эффективных способов эксплуатации аппаратуры, систематическое проведение профилактических работ;

Ш Организацию эффективного контроля схем памяти, устройств ком-пьютера с помощью аппаратных и программных средств.

7. Методы проектирования моногостабильных схем памяти с учетом ограничения элементной базы

Многостабильные схема памяти. По сравнению с триггерами многостабильные схема памяти (МСП) имеет более двух состояний [17]. Характерной особенностью МСП является запоминание всех своих состояний при одном сохраняющую е(Д) входном сигнале. Эта особенность обусловлена принципом структурной организации МСП. Она заключается в том, что используются n (n > 2) логических элементов ИЛИ-НЕ (И-НЕ). Выходы каждого i-го элемента ИЛИ-НЕ (И-НЕ) соединяют со входами всех остальных логических элементов МСП или по определенному закону (например, с входами только двух, трех и т.д. из n логических элементов), а один из входов каждого i-го элемента соединяется с входным шиной МСП.

Принцип запоминания в схемах памяти заключается в том, что устанавливающие х(t) входные сигналы устанавливают выходное значения активного сигнала 1 (0) на узле одного или группы логических элементов ИЛИ-НЕ (И-НЕ). Это выходное значения активного сигнала 1 (0) через свои обратные структурные связи удерживают в инверсном состоянии 0 (1) выходные значения других логических элементов МСП. которые, в свою очередь, через обратные структурные связи подтверждают установленные выходные значения логических элементов при действии на них только одного сохраняющего е(Д) входного сигнала, поступающего из устанавливающей входной шине во время отсутствующего синхросигнала С. В зависимости от характера соединения логических элементов, МСП имеет или М = n устойчивых состояний, или меньше (M < n) устойчивых состояний, или не имеет вообще устойчивых состояний [17].

Структурная схема МСП, которая запоминает М (М = n) устойчивых состояний изображена на рис. 11.

Законы работы многостабильные схемы памяти (МСП) (рис. 11) аналогичные законам работы RS-триггера. Эти законы рассмотрим в табличном виде (табл. 8).

Таблица 8

Законы работы многостабильные схемы памяти на элементах И-НЕ

z1	z2	-	zn	a1	a2	-	an
0	1	-	1	1	0	-	0
1	0	-	1	0	1	-	0
-	-	-	-	-	-	-	-
1	1	-	0	0	0	-	1

При поступлении только на один входной узел МСП значение активного нулевого сигнала z_i(t) = 0 (а на другие - значение единичного сигнала) на соответствующем выходе логического элемента И-НЕ появляется через время задержки ф_э сигнал a_i(t) = 1, значение которого равно логической единицы во время действия сигнала z_i(t). Этой выходной единичный сигнал a_i(t) за время действия сигнала z_i(t) через время задержки ф_э совместно с другими входными значениями устанавливает другие выходные сигналы элементов схемы памяти И-НЕ в пассивные значения логической единицы. Те, в свою очередь, через обратные структурные связи МСП поступают на логический элемента И-НЕ, на который поступал входной сигнал z_i(t) и подтверждают в его выходном сигнале активное значение нуля. Таким образом, входной сигнал z_i(t) должен быть по продолжительности не менее времени 2ф_э для определенной устойчивости функциональной работы триггера.

Определение параметров монофункциональных схем памяти. Число М запоминающих состояний двоичных или многостабильных триггеров вычисляется по формуле [64]:

(5)

где n-число элементов И-НЕ (ИЛИ-НЕ) в схеме триггера или МСП.

Число r_е сохраняющих е (Д) входных сигналов двоичных или многостабильных триггеров вычисляется по формуле [64]

(6)

Сущность метода проектирования двоичных или многостабильных триггеров, сохраняющих М (M > 2) запоминающих состояний при одном е(Д) входном сигнале, заключается в том, что сначала выбирают К-входовые элементы И-НЕ (ИЛИ-НЕ) с нагрузочной способностью Р1, а затем используют n (2 Ј n Ј K;2 Јn Ј P1 ) логических элементов И-НЕ (ИЛИ-НЕ), выходы каждого из которых соединяются соответственно с входами всех остальных элементов И-НЕ (ИЛИ-НЕ), один вход каждого из элементов И-НЕ (ИЛИ-НЕ) соединяем с установочной шиной Вх.Ш всей схемы памяти, а выходы всех элементов И-НЕ (ИЛИ-НЕ) соединяем с выходной шиной Вых.Ш всей схемы памяти.

Схема многостабильного триггера, построенного по этой методологии на 4-входовых логических элементах (4И-НЕ) с нагрузочной возможностью Р1 (Р1 = 10), отражена на рис. 12.

Эта схема памяти имеет следующие конструктивные характеристики:

Ш Число n логических элементов: n = 4 (2 Ј n Ј K; 2 Јn Ј P1);

Ш Число М запоминающих состояний: М = 4 (M = n).

Специфика построения схем памяти, что требует объединения логических элементов И-НЕ (ИЛИ-НЕ), число которых пропорционально числу М запоминающих состояний схем памяти, приводит к необходимости характеризовать схемы памяти некоторым числом параметров:

Ш Максимальное число М запоминающих состояний при ограничениях параметров логических элементов, из которых строится схема памяти;

Ш Предельная рабочая частота переключения (Fp)

Ш Нагрузочная способность по выходам (Р_Q)

Ш Число внутренних связей (S_cв)

Ш Число внешних связей (S_вc)

Ш Число элементов на одно состояние (L)

Ш ·Максимальное число альтернативных отображений (r_e).

Максимальное число запоминающих состояний. Однофазные многостабильные схемы памяти, построенные на К-входовых элементах И-НЕ (ИЛИ-НЕ) с нагрузочной способностью по выходам Р1, используют n (2 Ј n Ј K; 2 Јn Ј P1) элементов [64]. Максимальное возможное число М запоминающих состояний однофазных многостабильные схем памяти при K Ј P1 и n=m=К определяется по формуле:

(7)

Таким образом, при параметрах элементов, которые ограничены, можно не строя саму схему памяти определить ее максимальное возможное число М запоминающих состояний однофазных многостабильные схем памяти. Для расширения максимальных возможностей схем памяти необходимо расширить ограничения элементов. Иначе, взять элементы с большим количеством входов и нагрузочной способностью или построить такие схемы за счет расширения (для увеличения нагрузочной способности элементов) и построения иерархических элементов (для увеличения количества входов элементов), но при этом уменьшается скорость работы элементов, которые будут иметь длительность задержки не ф_., а 2ф_э [69].

Например, при использовании элементов 8И-НЕ однофазные многостабильные схемы памяти могут иметь восемь запоминаемых состояния (6).

Расширение возможностей логичных элементов для построения схем памяти показаны на рис. 13.

Предельная рабочая частота переключения (F_p).

Максимальная частота переключения триггера F_mах определяется минимальными допустимыми временными интервалами между двумя последовательными синхросигналами минимальной продолжительности, поступающих на входы схем памяти[64]

F_mах = 1/2ф_ср, (8)

где ф_ср, - средняя задержка одного логического элемента (ф_э).

Максимальная частота появления сигналов на входах триггера определяется интервалом времени ф_t = 2ф_э. Таким образом, появление нового информационного сигнала допускается только после окончания переходного процесса в триггере и переключение его в другое устойчивое состояние. Таким образом, для надежной передачи информации новый входной информационный (активный) сигнал схемы памяти можно использовать только после переходного процесса в схеме памяти. Длительность этого входного сигнала должна имеет продолжительность не менее 2ф_э. Итак, предельная рабочая частота переключения F_p асинхронного одноуровневого триггера при длительности исходящего информационного (активного) сигнала равна 2ф_э, определяется по формуле:

(9)

Максимальная частота переключения F_mах для триггера и предельная рабочая частота переключения вычисляются по формулам (7) - (8), что становится понятным при рассмотрении временных отношений синхронизированных сигналов (рис. 1.3), которые подаются на схему памяти.

Нагрузочная способность по выходам (Р_Q).

В реальных устройствах компьютера выходы схем памяти подключены к входам других логических схем. Число таких логических схем (нагрузок) не может превышать определенного числа Р_Q, которое дается и называется нагрузочной способностью по выходам устройства.

Параметр Р_Q указывает, какое число аналогичных логических элементов можно подключать к выходу устройства, не нарушая его работу на предельной рабочей частоте. Этот параметр зависит от нагрузочной способности по выходам элемента Р_э и от числа связей выхода данного элемента S_э с другими элементами устройства. Для однофазных многостабильных схем памяти наименьший параметр Р_Q определяется по формуле [64]:

(10)

где М_mах - максимальное число запоминающих состояний схемы памяти К (К=М_max) - число входов элементов И-НЕ (ИЛИ-НЕ).

Например, при использовании схем 4И-НЕ и 3И параметр Р_Q для однофазных многостабильные схем памяти равен:

Р_Q = P_э - М_mах = 10 - 4 = 6.

Число внутренних связей (S_cв).

Параметр S_cв характеризует общее число связей между элементами, которые необходимо организовать в схеме памяти для ее функционирования. В реальных устройствах, когда на одну плату размещают большое количество ИС или внутри СБИС, сокращение числа связей между элементами имеет очень большое значение. В этом случае улучшается технологическая конструкция, сокращаются затраты на изготовление, уменьшаются паразитные параметры, которые являются дополнительными источниками помех, сокращаются размеры плат и кристаллов, увеличивается надежность и уменьшается вес устройства [64]. Этот параметр зависит от способа построения схем памяти.

Параметр S_cв для однофазных многостабильные схем памяти определяется так:

S_cв = n (n-1) (11)

где n - число элементов И-НЕ (ИЛИ-НЕ), которые используются в схеме памяти.

Число внешних связей (S_вc).

Параметр S_вc характеризует общее число внешних выходов, которые необходимо организовать в схеме памяти для ее дальнейшего корректного функционирования. Этот параметр относится к числу важных характеристик схем памяти, так как позволяет оценивать в некоторой степени аппаратурные затраты на организацию внешних связей схем памяти.

Для однофазной многостабильной схемы памяти параметр S_вc определяется так:

S_вc = 2 n, (12)

где n - число элементов И-НЕ (ИЛИ-НЕ), которые используются в схеме памяти.

Для однофазной многостабильные схемы памяти запоминающей 6 состояний и построенной на 6 логических элементах, параметр S_вc равен 12 (12).

Число элементов на одно состояние (L).

Параметр L относится к важным характеристикам схем памяти, так как позволяет оценивать потребляемую мощность и в некоторой степени аппаратные затраты на организацию памяти. Наиболее экономичные по аппаратурным расходам считаются схемы памяти с минимальными значениями параметра L, который определяется по формуле [64]

(13)

где n - общее число элементов схемы памяти;

M - число запоминающих состояний схемы памяти.

Для асинхронного одноуровневого RS-триггера (рис. 2) и всех однофазных многостабильные триггеров (рис. 11, рис. 12) значение параметра L равно единице, потому что M = n.



Заключение

Развитие вычислительных структур и структур памяти идет по пути создания "гибких" (многофункциональных) структур, которые способны реализовать несколько альтернативных отображений [64].

Известны основные схемы памяти (асинхронные одноуровневые RS-триггеры, однофазные многостабильные схемы памяти и другие [17; 125]). На основе этих схем проектируются различные монофункциональные схемы памяти, преобразующие устанавливающие x_i(t) входные сигналы в однозначные а_i(t) состояния схемы памяти, то есть {X} в {A}, где x_i(t) Х, а а_i(t) А. Множество А состояний в таких схемах памяти запоминается при одном сохраняющую е(Д) входном сигнале, который автоматически появляется между устанавливающими x_i(t) входными сигналами.

Монофункциональные схемы памяти (RS-триггеры, однофазные многостабильные схемы памяти и другие [17]) запоминают состояния а_i(t) только в одном блоке р. Задача однофазных многостабильные схем памяти однозначно преобразовывать устанавливающие x_i(t) входные сигналы в запоминающие а_i(Т) состояния, которые запоминаются при одном сохраняющем е(Д) входном сигнале и принадлежат одному блоку р запоминающих состояний. Задание многостабильных схем памяти отражены в табличном виде (табл. 11).

Устанавливающие x_i(t) входные сигналы характеризуются тем, что на входные узлы одной группы логических элементов И-НЕ (ИЛИ-НЕ), состоящих из одного логического элемента (рис. 2), подается «пассивный» сигнал, равный 1(0), а на другие элементы И-НЕ (ИЛИ-НЕ) подается «активный» сигнал, который равен 0(1).



Таблица 11

Задание многостабильных схем памяти

хi е	х1	х2	…	хn-1	хn
e0	a1	a2	…	an-1	an

При появлении устанавливающего x_i(t) входного сигнала на выходных узлах одной группы элементов И-НЕ (ИЛИ-НЕ) появляется «активный» сигнал, равный 0(1), который удерживает в инверсном состоянии выходы элементов И-НЕ (ИЛИ-НЕ) других групп схемы памяти. «Активные» выходные сигналы одной группы и характеризуют состояния а_i схемы памяти. Состояния а_i схемы памяти запоминаются при определенном сохраняющем е(Д) входном сигнале.



Литература

1. Абросимова, М.А. Информационные технологии в государственном и муниципальном управлении: Учебное пособие / М.А. Абросимова. - М.: КноРус, 2013. - 248 c.

2. Акперов, И.Г. Информационные технологии в менеджменте: Учебник / И.Г. Акперов, А.В. Сметанин, И.А. Коноплева. - М.: НИЦ ИНФРА-М, 2013. - 400 c.

3. Атьков, О.Ю. Персональная телемедицина. Телемедицинские и информационные технологии реабилитации и управления здоровьем / О.Ю. Атьков, Ю.Ю. Кудряшов. - М.: Практика, 2015. - 248 c.

4. Афонин, П.Н. Информационные таможенные технологии: Учебник / П.Н. Афонин. - СПб.: Троицкий мост, 2012. - 352 c.

5. Балдин, К.В. Информационные технологии в менеджменте: Учеб. для студ. учреждений высш. проф. образования / К.В. Балдин. - М.: ИЦ Академия, 2012. - 288 c.

6. Барский, А.В. Параллельные информационные технологии: Учебное пособие / А.В. Барский. - М.: Бином, 2013. - 503 c.

7. Бартенев, В.А. Современные и перспективные информационные ГНСС-технологии в задачах высокоточной навигации / В.А. Бартенев, М.Н. Красильщиков. - М.: Физматлит, 2014. - 192 c.

8. Вдовин, В.М. Информационные технологии в налогообложении: Учебное пособие / В.М. Вдовин, Л.Е. Суркова, А.В. Смирнова. - М.: Дашков и К, 2012. - 208 c.

9. Вдовин, В.М. Информационные технологии в налогообложении: Практикум / В.М. Вдовин, Л.Е. Суркова. - М.: Дашков и К, 2012. - 248 c.

10. Вдовин, В.М. Информационные технологии в финансово-банковской сфере: Практикум / В.М. Вдовин. - М.: Дашков и К, 2012. - 248 c.

11. Вдовин, В.М. Информационные технологии в налогообложении: Практикум / В.М. Вдовин, Л.Е. Суркова. - М.: Дашков и К, 2014. - 248 c.

12. Вдовин, В.М. Информационные технологии в финансово-банковской сфере: Учебное пособие / В.М. Вдовин, Л.Е. Суркова. - М.: Дашков и К, 2016. - 304 c.

13. Вдовин, В.М. Информационные технологии в финансово-банковской сфере: Учебное пособие / В.М. Вдовин, Л.Е. Суркова. - М.: Дашков и К, 2013. - 304 c.

14. Вдовин, В.М. Информационные технологии в финансово-банковской сфере: Практикум / В.М. Вдовин, Л.Е. Суркова. - М.: Дашков и К, 2012. - 248 c.

15. Вдовин, В.М. Информационные технологии в финансово-банковской сфере. Учебное пособие / В.М. Вдовин, Л.Е. Суркова. - М.: Дашков и К, 2012. - 304 c.

Размещено на Allbest.ru

...