Размещено на http://www.allbest.ru/

Минобрнауки России федеральное государственное бюджетное образовательное учреждение высшего образования

«Балтийский государственный технический университет «ВОЕНМЕХ» им. Д.Ф. Устинова» (БГТУ «ВОЕНМЕХ» им. д.ф. Устинова»)

Контрольная работа

На тему: «Создание модуля «бегущего огонька» в программной среде QUARTUS II Verilog HDL»

Выполнил

Жосан Д.С.

Санкт-Петербург 2019 г

Теоретические сведения

Языки описания аппаратуры (HDL, Hardware Descripion Language) могут быть использованы на всех этапах разработки цифровых электронных систем. Они применяются на этапах проектирования, верификации, синтеза и тестирования аппаратуры, а так же для передачи данных о проекте, его модификации и сопровождении.

Языки описания аппаратуры, в основном, используются для проектирования программируемых логических устройств (PLD - Programmable Logic Devices) различного уровня сложности, вентильных программируемых матриц (FPGA - Field Programmable Gate Array). На сегодняшний день нашли применение несколько таких языков. Наиболее популярные из них - Абель, Palasm и Cupl (используются для устройств малой степени сложности), Verilog и VHDL (для сложных PLD и FPGA устройств).

Преимущества HDL:

· По имеющемуся HDL описанию можно синтезировать принципиальную схему устройства - генерация RTL описания (RTL - Register Transfers Level).

· Схему, описанную с помощью HDL, проще документировать.

· HDL позволяют реализовать как структурное описание узлов и цепей, так и поведенческое описание. Они имеют возможность вызывать функции, написанные на других языках программирования (например на “C”).

· HDL позволяют описывать такие специфические для цифровых схем понятия, как временные задержки и параллельное выполнение операций.

HDL позволяют создавать принципиальные схемы, иерархические блоки, алгоритмы функционирования устройств, а также тестовые файлы (test-bench) для проверки созданных модулей.

Язык Verilog

Verilog -- это язык описания аппаратуры, используемый для разработки и моделирования электронных систем. Этот язык (также известный как Verilog HDL) позволяет осуществить проектирование, верификацию и реализацию (например, в виде СБИС) аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции.

Verilog был разработан фирмой Gateway Design Automaton для использования внутри компании. Затем, в 1989 г., Verilog был открыт для общего использования. Стандарт для данного языка был принят в 1995 году (IEEE1364-1995).

Verilog имеет простой синтаксис, сходный с языком программирования “С”. Малое количество служебных слов и простота основных конструкций упрощают изучение и позволяют создавать эффективные приложения. На описание одной и той же конструкции в Verilog потребуется в 3-4 раза меньше символов, чем в VHDL.

Интересной особенностью Verilog является наличие стандарта PLI (Program Language Interface), который позволяет включать функции, написанные пользователем (например, на С), в код симулятора.

Краткие теоретические сведения по языку Verilog

Поддерживаемые типы данных:

· integer - 32-х разрядное целое число со знаком;

· real - 64-х разрядное число с плавающей точкой. Синтезирующими САПР не поддерживается;

· time - 64-х разрядное целое беззнаковое число, которое применяется встроенными функциями для моделирования времени;

Создавать свои типы данных в Verilog нельзя.

Кроме основных типов данных, которые присущи всем языкам программирования, в HDL вводится новое понятие - сигнал.

Сигналы бывают двух основных типов:

· wire - цепи;

· reg - регистры.

Отличие сигналов wire от сигналов reg состоит в том, что reg способен сохранять присвоенное значение (работает как переменная в языках программирования или как устройство последовательного типа). К сигналам типа wire требуется прилагать непрерывное воздействие (как устройство комбинационного типа). То есть wire моделирует связь (или устройство), которая переходит в неопределенное состояние при отключении входного воздействия. Существуют также типы wand, wor, tri0, tri1, triand, trior, trireg для моделирования различных типов связей (wand - wired and или «монтажное И», tri0 - подтягивающий резистор к нулевому уровню, trireg - накопительная емкость, и т.п.), но такие цепи встречаются редко и используются только для моделирования.

Идентификаторы:

Идентификаторы в Verilog являются чувствительными к прописным и строчным символам и подчиняются обычным правилам: не могут начинаться с цифры или знака $ и могут содержать буквы, цифры, $, и символ подчеркивания.

Простейший пример кода на Verilog

Допустимые значения для сигналов:

Всего существует четыре типа значений, которые могут принимать сигналы (wire и reg): 0, 1, z, x. Первые три соответствуют двум логическим уровням и состоянию с высоким импедансом. Четвертый (х) означает неопределенное состояние и используется при моделировании неинициализированных сигналов, при возникновении конфликтов (два выхода с противоположными состояниями соединены вместе), указания нестабильных состояний триггеров (при нарушении временных соотношений между входами данных и тактовым входом) и т.п. Другими словами - во всех случаях, когда моделирующая программа не может определить значение для данного сигнала. тестовый файл программный модуль

Для указания значения многоразрядных сигналов (констант, переменных) используются следующие конструкции:

1) 1'bz - одноразрядный высокоимпедансный сигнал;

2) 10'd1_000 - десятиразрядное число 1000 записанное в десятичном виде (символ подчеркивания игнорируется);

3) 4'bx01z - четырехразрядный двоичный сигнал с неопределенным старшим битом, высокоимпедансным младшим, вторым и третьим в состоянии логических «1» и «0», соответственно.

В общем виде - вначале указывается разрядность сигнала, потом одинарная кавычка `(не путать с апострофом ), далее основание системы счисления (b,o,d,h) и цифры использующиеся в данной системе счисления, задающие значение сигнала.

Для двоичной системы допускается использование символов z и x.

Символ подчеркивания служит для улучшения восприятия записи и игнорируется при синтезе и моделировании. Использование констант без указания разрядности не желательно, так как по умолчанию константа воспринимается с разрядностью, равной 32 бита.

Данные типа integer могут присваиваться регистрам.

Структурное описание:

Основной структурной единицей программы на языке Verilog является module. Модуль описывается ключевыми словами module - endmodule. В одном программном файле может присутствовать несколько модулей. Модули не могут быть вложенными. Другие модули могут подключаться к входным и выходным портам модуля, образуя иерархическую структуру. При запуске компилятора языка Verilog, он формирует иерархическое дерево проекта из всех входящих модулей и находит модуль верхнего уровня иерархии. Важно помнить, что имя модуля верхнего уровня иерархии должно совпадать с именем файла, в котором этот модуль описан.

Общая структура модуля:

1) module SomeModule( Param1, Param2, Param3,…,ParamN );

2) input Param1; // входной порт с именем Param1

3) output Param2; // выходной порт с именем Param2

4) inout Param3; // двунаправленный порт (вход/выход) с именем Param3

5) `include "somefile.v"

6) `define nc @( negedge clk )

7) Код

8) endmodule

Итак, сразу же после директивы module, следует имя модуля, а за ним - в круглых скобках, перечислены имена портов модуля (интерфейс модуля с внешним миром). Порты могут быть входными - input, выходными - output или двунаправленными - inout . После описания портов следует описание директив препроцессора `include, `define, и др. которые совершенно аналогичны директивам препроцессора языка С (Один важный момент - вышеописанные директивы начинаются с символа апострофа, а не одинарной кавычки).

Еще один нюанс связан с использованием директивы `include. Как известно, эта директива применяется для включения текста одного файла в другой. Однако в Verilog модули не могут объявляться внутри другого модуля (не могут быть вложенными). Поэтому, директиву `include можно использовать либо вне модуля, либо включать в модуль код, не содержащий описания модулей.

Ключевое слово assign

Ключевое слово assign используется для присвоения значения сигналу типа wire. Данный оператор не используется в процедурных блоках. Его синтаксис следующий:

assign <wire_name> = <expression>;

Параметр <expression> может быть представлен логическим выражением. Параметр <wire_name> представляет собой имя сигнала типа wire. Как только значение <expression> изменяется, полученное новое значение <expression> присваивается сигналу с именем <wire_name> Подробнее оператор assign будет рассмотрен в лабораторных работах.

Создание модуля «бегущего огонька»

Рассмотрим структуру создаваемого модуля "бегущего огонька", который назовем leds_case. В модуле будет один вход для тактового сигнала clk, и четыре выхода (четырехбитная шина) для светодиодов.

В модуле будет всего два процесса, которые будут выполнятся параллельно друг-другу, синхронно с тактовым сигналом clk. В первом процессе сделаем счетчик, который бы считал равные временные отрезки, через которые происходит переключение с одного светодиода на другой. Во втором процессе реализуем функцию, которая бы включала поочередно светодиоды по истечению определенного промежутка времени заданного счетчиком из первого процесса.

Cоздадим новый проект в среде Quartus II, которую можно скачать на официальном сайте Altera. Создаем новый проект New Project Wizard для запуска среды, новый модуль создадим как Verilog file.

Напишем код и разберем его.

module led_case // здесь мы объявляем порты, через которые данный модуль может быть связан с другими файлами в проекте

(

input clk, // input - обозначение что сигнал clk вход

output[3:0] out // output[3:0] - обозначение, что сигнал out это шина из четырех сигналов

);

reg[3:0] leds = 4'b0; // создание регистра, куда будет записываться значение выходной шины для светодиодов

// (4'b - запись четырехбитного числа в двоичном виде)

reg[21:0] count = 22'b0; // объявляем счетный регистр count

reg[1:0] select = 2'b0; // объявляем регистр выбора светодиода

always @ (posedge clk) // объявление первого процесса, который выполняется по нарастающему фронту clk

begin

count <= count + 1'b1; // с каждым тактом значение счетчика увеличивается на единицу

if (count == 22'b11_1111_1111_1111_1111_1111) // при переполнении счетчика

begin

select <= select + 1'b1; // изменяется значение регистра select, который отвечает за то, какой светодиод зажечь

end

end

always @ (posedge clk) // объявление второго процесса, который выполняется по нарастающему фронту clk

begin

case(select) // функция CASE

2'b00: leds <= 4'b0001; // Если значение регистра select "00", то зажигаем первый светодиод

2'b01: leds <= 4'b0010; // Если значение регистра select "01", то зажигаем второй светодиод

2'b10: leds <= 4'b0100; // Если значение регистра select "10", то зажигаем третий светодиод

2'b11: leds <= 4'b1000; // Если значение регистра select "11", то зажигаем четвертый светодиод

default: leds <= 4'b0000; // В любых других случаях выключаем все светодиоды

endcase

end

assign out = leds; // асинхронно передаем значение регистра leds на выходную шину out

endmodule

В результате получили код для модуля «бегущего огонька». После синтеза кода и присвоения портам из модуля реальных пинов ПЛИС произведем компиляцию проекта.

Размещено на Allbest.ru