Размещено на http://www.allbest.ru/

Министерство связи и информатизации Республики Беларусь

Учреждение образования

"Высший государственный колледж связи"

факультет заочного обучения

Пояснительная записка к курсовому проекту

по дисциплине "Теория кодирования"

Разработка кодека свёрточного кода с алгоритмом порогового декодирования

Выполнил студент А.И. Королёв

Минск 2011

Содержание

Введение

1. Способы задания систематических сверточных кодов

1.1 Задание ССК с помощью образующего многочлена

1.2 Задание ССК с помощью порождающей и проверочной матриц

1.3 Задание ССК с помощью разностных треугольников

1.4 Задание ССК с помощью совершенных разностных множеств

2. Выбор и обоснование параметров ССК

3. Разработка и обоснование структурной схемы кодека

3.1 Разработка и обоснование структурной схемы кодера

3.2 Разработка и обоснование структурной схемы декодера

4. Разработка и обоснование функциональной схемы кодека

4.1 Разработка и обоснование функциональной электрической схемы

кодирующего устройства

4.2 Разработка и обоснование функциональной электрической схемы

декодирующего устройства

5. Разработка принципиальной электрической схемы кодека

5.1 Выбор и обоснование элементной базы

5.2 Разработка принципиальных электрических схем функциональных узлов кодирующего устройства

5.3 Разработка принципиальных электрических схем функциональных узлов декодирующего устройства

Заключение

Литература

Введение

В современных высокоскоростных системах связи для обеспечения требуемой достоверности передачи информации широкое применение получили самоортогональные и ортогональные сверточные коды с алгоритмом порогового декодирования, что и будет рассмотрено в данном дипломном проекте. Достоинствами данных кодов является: высокая скорость обработки информации при декодировании (десятки и сотни Мбит/с), простота реализации кодирующих и декодирующих устройств (кодеков), большое число кодов (более тысячи), коррекция ошибок выше гарантированной исправляющей способности кода и т.д.

Важнейшим недостатком самоортогональных и ортогональных сверточных кодов с алгоритмом порогового декодирования является снижение корректирующей способности кодов и увеличение сложности реализации кодеков при увеличении скорости передачи кодов.

Следовательно, повышение корректирующей способности и уменьшение сложности реализации высокоскоростных самоортогональных и ортогональных свёрточных кодов с алгоритмом порогового декодирования является актуальной задачей теории и практики помехоустойчивого кодирования.

1. Способы задания систематических сверточных кодов

1.1 Задание ССК с помощью образующего многочлена

Систематические СК задаются:

- с помощью образующего многочлена;

- с помощью порождающей и проверочной матрицы;

- с помощью разностных треугольников;

- с использованием совершенных разностных множеств.

В общем виде кодирование информации сверточным кодом (СК) может быть представлено следующим образом

(1.1)

где I(x) - последовательность передаваемых информационных символов;

g(x) - порождающий, или образующий, полином (многочлен);

k0 - блок информационных символов, одновременно поступающих на вход кодирующего устройства (k0 > 1).

Способ формирования кодовых символов, выполняемых согласно (1.1), соответствует форме записи свертки двух функций, что и послужило названию данных кодов. Сверточный код - это рекуррентный код с периодической полубесконечной структурой символов кодовой последовательности. Обобщенная структурная схема кодера СК [1] представлена на рисунке 1.1.



Рисунок 1.1 Обобщенная структура кодера СК

Входные информационные символы I(x) делятся на k0 символов, которые одновременно с каждым тактом поступают на входы кодера СК, в котором согласно (1.1) формируются кодовые символы п 0. Таким образом, кодовая последовательность T(i)(x) представляет собой полубесконечную последовательность блоков п 0.

С помощью оператора задержки D, введенного Хаффманом, каждую входную информационную последовательность можно представить в виде многочлена (1.2)

(1.2)

где I(j) - обозначает информационный символ, поступающий на j-й вход кодера в момент времени е.

Каждая выходная кодовая последовательность в операторах задержки может быть представлена в виде (1.3)

(1.3)

где t(i) - обозначает информационный символ, появившийся на i-м выходе кодера в момент времени е.

Выходные кодовые последовательности T(i)(D) (i=1,2,…, п 0) и входные информационные последовательности I(j)(D) (j=1,2,…, k0) связаны между собой многочленом Gi(j)(D) (1.4)

 (1.4)

Многочлен Gi(j)(D) называется образующим многочленом сверточного кода.

Сверточный кодек полностью определяется выбором образующих многочленов G(j)(D), j = 1,2,..., k0. Наивысшая степень m образующих многочленов G(j)(D) определяет длину регистра сдвига (PC) формирователя проверочных символов кодера и декодера, а также задержку информационных символов или глубину влияния любого информационного символа на выходную кодовую последовательность (точнее, на формирование символов проверочной последовательности). На выходе кодера за (т+1) такт формируется n0(т+1) символов кодовой последовательности. Величина nA=n0(т+1) называется длиной кодового ограничения и является важнейшей характеристикой СК.

Первая совокупность nA кодовых символов на выходе кодера называется начальным кодовым словом ССК, а вес начального слова равен числу единиц или числу ненулевых символов в нем. Исправляющая способность ССК, как и блочных кодов, определяются кодовым расстоянием, которое определяется минимальным весом начального кодового слова из множества всех возможных ненулевых начальных слов.

1.2 Задание ССК с помощью порождающей и проверочной матриц

Порождающая матрица систематического СК имеет более сложное построение, чем у группового кода. Это определяется из-за полубесконечной структуры порождающей матрицы СК, имеющей вид (1.5)

G(x)= (1.5)

где "0" - области матрицы, состоящие полностью из нулевых двоичных символов,

m - количество порождающих матриц вида (1.6)

(1.6)

где qi,j - коэффициенты равные либо 1, либо 0.

Систематический ССК задаётся следующей порождающей матрицей G(x) (1.7) или (1.8)

, (1.7)

(1.8)

Проверочная матрица H(x) СК как и порождающая матрица является полубесконечной

где n0=k0+l, I0=n0-k0, N=m+l, - совокупность проверочных подматриц, имеющих форму треугольника.

Порождающая и проверочная матрицы СК, как и у линейных кодов, связаны выражением G(D)·HT(D)= H(D)·GT(D)=0.

Для систематического ССК с алгоритмом порогового декодирования проверочная матрица H(D) задается следующим образом (1.10)

Из данной проверочной матрицы следует, что для ССК с R=k0/n0=(n0-1)/n0 проверочная матрица Н(х) содержит (n0-k0) строк и k0 столбцов проверочных треугольников. Для ССК с R=k0/n0=1/n0, n0=2,3,..., проверочная матрица Н(х) содержит k0=l, т.е. один столбец и n0 строк проверочных треугольников.

Каждый из проверочных треугольников Нi,ko+i i=l,2,...; k0=l,2,... проверочной матрицы Н(х) в общем случае имеет вид (1.11)

(1.11)

где q - коэффициенты равные либо 1, либо 0;

j, i - номера соответственно строки и столбца матрицы Н(х), которыми определяется проверочный треугольник;

0,…,m - порядковые номера степеней, в которые возводятся соответствующие коэффициенты порождающего полинома.

Основную информацию о самоортогональных сверточных кодах (ССК) несут коэффициенты левого столбца и нижней строки проверочного треугольника. Например, пусть задан проверочный треугольник следующей структуры (1.12)

, (1.12)

По данному проверочному треугольнику можно определить параметры ССК с алгоритмом порогового декодирования (ПД):

- поскольку задан один проверочный треугольник, то

k0=l, n0=k0+l=2,

R=k0/n0=1/n0=1/2;

- так как k0=l, то ССК задается одним порождающим полиномом, определяемым коэффициентами левого столбца и нижней строки проверочного треугольника;

- количество ненулевых членов порождающего полинома определяет число проверочных уравнений: J=4. Следовательно, ССК может исправлять tисп<J/2=4/2=2 ошибки и обнаруживать tобн < d0-1= (J + 1) - 1 = 4 ошибки;

- строки проверочного треугольника, которые начинаются с ненулевых двоичных символов, формируют проверочные уравнения, размеры данных проверок и номера позиций информационных и проверочных символов, участвующих в формировании проверочных уравнений. Для данного примера имеем:

S0=i0+ep.0,

S1=i1+ep.3,

S2=i0+ i 3+ i 6+ep.6,

S3=i0+i2+i4+i7+ep.7.

- размеры проверок в проверочном треугольнике обозначены цифрами перед стрелками и определяются количеством ненулевых символов в строке.

Длина кодового ограничения nA и эффективная длина кодового ограничения ne, CK равны соответственно

nA=(m+l)·n0=(7+l)·2=16, двоичных символов

ne=J 2/2+J/2+1=42/2+4/2+1=11, двоичных символов.

Так как проверочный треугольник позволяет определить практически все параметры ССК, то разработано много способов их построения. Однако на практике наибольшее применение получили два способа их построения, а именно с помощью нахождения разностных треугольников и совершенных разностных множеств.

1.3 Задание ССК с помощью разностных треугольников

кодирование многочлен матрица

Разностный треугольник представляет собой совокупность целых, действительных и неповторяющихся чисел, записанных в форме треугольника. Для ССК с R=k0/n0 количество разностных треугольников равно числу k0. Для всех разностных треугольников общим числом является "0", который не указывается в совокупности чисел, однако учитывается при выборе степеней ненулевых членов порождающих полиномов. Очевидно, что число "0" определяет нулевую степень первого ненулевого члена порождающих полиномов. Степени ненулевых членов порождающих полиномов по заданным или построенным разностным треугольникам можно найти путем выбора чисел: левого крайнего столбца разностного треугольника, считывая их сверху вниз и дополняя числом "0" или, верхней строки разностного треугольника в следующей последовательности: первое число - показатель степени второго ненулевого члена порождающего полинома; сумма первого и второго числа первой строки разностного треугольника определяют показатель степени третьего ненулевого члена порождающего полинома и т.д.

Как отмечалось выше, числа, входящие в разностные треугольники, должны быть целыми, действительными и неповторяющимися. Для получения совокупности таких чисел известно достаточно много способов их нахождений.

1.4 Задание ССК с помощью совершеного разностного множества

Совершенное разностное множество - это совокупность целых, действительных и неповторяющихся чисел 1, 2, …, ,причем 1<2<, и разности этих чисел i-j, ij полученных по некоторому mod (2) также образующих совокупность целых, действительных и неповторяющихся чисел.

Данную совокупность полученных разностных чисел можно использовать в качестве исходных чисел для формирования разностных треугольников и выбора соответствующих порождающих полиномов ССК.

При выборе чисел для построения разностных треугольников необходимо выбирать Числа с наименьшим их значением по номиналу, т.к. максимальное значение числа в построенных разностных треугольниках определяет максимальную степень m порождающих полиномов ССК.

Рассмотрим построение ССК с алгоритмом ПД использованием совершенных разностных множеств.

Пусть например имеется совокупность (=3-х целых, действительных и неповторяющихся Чисел (=1,2,3) и эта совокупность образует 2+=32+3=12 разностей по модулю 2++1=32+3+1=13, которые равны следующим числам:

Полученную совокупность разностных чисел можно разбить на следующие подмножества 1 2 6 4



Каждый из столбцов данного множества можно использовать для построения разностного треугольника. Следовательно, можно построить ko=4 разностных треугольника, и четыре ССК с R=k0/n0=1/2,2/3,3/4,4/5 c J=4, и c R=k0/n0=1/2,2/3,3/4 c J=5, разбив данное множество на три подмножества. Из теории совершенных разностных множеств были рассчитаны и табулированы показатели степеней ненулевых показателей степеней порождающих полиномов ССК с R=1/1000…999/1000 для J=2…16.

2. Выбор и обоснование параметров ССК

Для данного курсового проекта следующие данные являются общими:

- тип помехоустойчивого кода - ССК;

- алгоритм декодирования - пороговый;

- тип канала связи - ДСК - двоичный симметричный канал без памяти. Выходной сигнал демодулятора квантуется на Q=2 уровня (жесткое решение);

- среднее время восстановления работоспособности кодека - tвосст.к=12часов;

Индивидуальный данные к курсовому проекту (номер студ. билета 28):

- тип модуляции - ДФМ (дифференциальная фазовая модуляция);

- РС/РШ = 10дБ, иначе нет возможности подобрать код для данного типа модуляции и канала связи;

- РОШ.Д. ? 10-8;

- относительная избыточность кода r=20%;

- скорость передачи входного информационного потока I(D)=7,2 Мбит/с;

- способ обработки модулированных сигналов - когерентный;

- tИСП = 2.

К основным параметрам ССК с алгоритмом ПД относятся:

R=k0/n0 - скорость передачи кода;

k0 - длина миниблока информационных символов или количество информационных подпотоков, на которое распределяется входной информационный поток I(D), n0=k0+1 - длина миниблока кодовых символов;

J - число ортогональных проверочных уравнений кода;

tисп ? J/2 - кратность исправляемых ошибок;

d0=J+1 - минимальное кодовое расстояние кода;

r=(l-R)•100% - относительная избыточность кода;

nA=(m+1)•n0 - длина кодового ограничения;

nE = 0,5•J2 + 0,5J +1 - эффективная длина кодового ограничения;

m - максимальная степень порождающих полиномов (многочленов);

Выбор параметров ССК необходимо выполнять с определения скорости передачи кода, используя заданную (допустимую) избыточность кода и следующее выражение r=(l-R)•100%.

В данном курсовом проекте допустимая избыточность кода не должна превышать 20%, следовательно, r=20% или r=0,2=(l-R). Откуда R=l-0,2=0,8 или R=4/5, т.е. R=k0/n0=4/5. ССК с такой скоростью передачи существует и табулирован.

В соответствии с [1-3] численное значение k0 определяет количество порождающих полиномов, необходимых для разработки функциональных и принципиальных электрических схем кодека. Для выбора табулированных порождающих полиномов необходимо определить корректирующую способность ССК. Выбор корректирующей способности ССК должен производиться как с учетом выбранной модели канала связи, так и с учетом увеличения в n0/k0 paз входной скорости передачи информации. Увеличение входной скорости передачи информации требует применения более широкополосных каналов связи.

Входная скорость передачи информации В=7,2 Мбит/с. Полоса частот канала связи F=18 МГц. Скорость передачи ССК R=4/5. Следовательно, выходная скорость передачи информации В=n0•В/k0=7,2•5/4=9 Мбит/с. [7]

По условию курсового проекта тип модуляции ДФМ с когерентным способом обработки сигналов. Для определения вероятности ошибочного приёма по кривой потенциальной помехоустойчивости ДФМ [7] допустимое отношение РС/РШ=10дБ уменьшаем на 5%, т.е. на 0,5 дБ; принимаем уменьшение РС/РШ на 0,5дБ и находим, что РК =1•10 -4.



Рисунок 2.1 Вероятность ошибочного приема двоичного символа в ДКС при когерентном способе обработки информации для типа модуляции ДФМ

Найденное значение РК подставляем в формулу (2.1) расчета вероятности первой ошибки декодирования P1e

, (2.1)

для J=4 получаем P1e=1,649·10-10, что меньше РОШ.ДОП=10-8.

По расчетным значениям R и J из [1,2] и таблиц [7] выпишем табулированные степени порождающих полиномов. При J = 4 для ССК с R = 4/5 и PK = 10-4 из [1] выписываем степени четырех (k0 = 4) порождающих полиномов (2.2):

q1(D) = D 0 + D 16 + D 20 + D 21

q2(D) = D 0 + D 2 + D 10 + D 25 (2.2)

q3(D) = D 0 + D 14 + D 17 + D 26

q4(D) = D 0 + D 11 + D18 + D 24

3. Разработка и обоснование структурной схемы кодека

3.1 Разработка структурной схемы кодера

Разработку структурной схемы кодирующего устройства ССК следует выполнять с определения основных функций кодера, к которым следует отнести:

- деление (разделение) символов входного информационного потока I(D) на k0=4 информационных подпотока - I1(D), I2(D), I3(D), I4(D);

- формирование проверочных (контрольных) символов Pпер(D) из входных информационных подпотоков;

- далее пять подпотоков поступают на модулятор, где любой возможной комбинации ставится в соответствии с законом модуляции сигнальный вектор.

Для выполнения данных функций необходимы следующие функциональные блоки:

- КРИ-1/4 - коммутатор распределения информации входного информационного потока на четыре информационных подпотока

- ФПСк - формирователь проверочных символов кодирующего устройства ССК

- КОИ-5/1 - коммутатор объединения информации.

Взаимодействие перечисленных функциональных блоков кодирующего устройства поясняется следующей структурной схемой (рисунок 3.1).

От источника дискретной информации входная информация поступает на коммутатор распределения информации, где преобразуется в четыре параллельных потока информации I1(D), I2(D), I3(D), I4(D). В ФПСк формируется третий проверочный подпоток по алгоритму, который будет приведен в следующем разделе. Сформированные таким образом пять подпотоков параллельно поступают на КОИ-5/1 и передаются в канал связи.



Рисунок 3.1 Структурная схема кодирующего устройства

3.2 Разработка структурной схемы декодера

В проектируемом декодирующем устройстве с алгоритмом ПД с целью повышения корректирующей способности алгоритма был принят вариант порогового декодирования с использованием обратной связи (ОС).

Разработку структурной схемы порогового декодера ССК производим по следующей методике, в соответствии с которой основными функциями порогового декодера являются:

- демодуляция и деление символов входящей кодовой последовательности Т(D) на четыре подпотока, три из которых являются информационными подпотоками, а один (четвёртый) подпоток является подпотоком переданных проверочных символов;

- формирование из принятых информационных символов проверочных символов (Рсф(D)) по алгоритму аналогичному на передающей стороне (в кодирующем устройстве ССК)

- формирование синдромных символов S(D) по алгоритму:

S(D)=Рпер(D)Pсф(D),

т.е. путем суммирования по модулю два принятых проверочных символов (Рпер(D)) и вновь сформированных проверочных символов (Рсф(D));

- анализ структуры N=m+1=26+1=27 синдромных символов (m-максимальная степень порождающих полиномов ССК) и принятие решения о достоверности декодируемых k0=4 информационных символов на каждом такте работы ССК;

- коррекция принятых информационных символов;

- объединение четырех информационных подпотоков в единый поток информационных символов I(D) и передача их к получателю информации.

Для реализации данных функций необходимы следующие функциональные блоки декодирующего устройства:

- КРИ-1/5 - коммутатор распределения информации входного информационного потока на пять информационных подпотоков;

- ФПСд - формирователь проверочных символов декодирующего устройства;

- ФССП - формирователь символов синдромной последовательности;

- АСП - анализатор синдромной последовательности, в состав которого входят k0=4 пороговых элемента (ПЭ);

- КО - корректор ошибок, содержит два последовательных регистра сдвига (RG) с выходными сумматорами по модулю два;

- КОИ-4/1 - коммутатор объединения информации, объединяющий символы четырех информационных подпотоков в единый информационный поток.

Исходя из состава функциональных блоков декодирующего устройства ССК, структурная схема декодера будет иметь следующее построение представленное на рисунке 3.2.



Рисунок 3.2 Структурная схема декодера

4. Разработка функциональной схемы кодека

4.1 Разработка функциональной схемы кодера

В соответствии с третьим разделом данной пояснительной записки основными функциональными блоками кодера сверточного кода являются: КРИ - 1/4, ФПСк, КОИ - 5/1.

КРИ-1/4 - коммутатор распределения информации осуществляет разделение входных кодовых символов на четыре параллельных подпотока. Наиболее просто КРИ-1/4 может быть реализован на D-триггерах. Запись входной информации осуществляется в четыре D-триггера соединенных последовательно, еще четыре D-триггера соединены с ними параллельно, но частота их работы в четыре раза меньше первых.

На рисунке 4.1 приведена функциональная схема КРИ-1/4 ССК, а на рисунке 4.2 приведены временные диаграммы, поясняющие принцип работы КРИ-1/4.

ФПСк ССК с алгоритмом ПД может быть выполнен либо по способу построения, предложенного одновременно Возенкрафтом и Рейффеном, либо по способу построения, предложенным Месси.

ФПСк по способу Возенкрафта-Рейффена реализуется в виде последовательного RG с вынесенными сумматорами по модулю два. Длинна RG (количество ячеек памяти) ровна максимальной степени порождающих полиномов ССК. Нумерация ячеек памяти RG определяется значениями степеней не нулевых членов порождающих полиномов. Данный способ построения ФПСк наиболее целесообразно использовать при построении кодеков низкоскоростных (высокоизбыточных) ССК, т.е. с R1/2;1/3;1/4;…



Рисунок 4.1 Функциональная схема КРИ-1/4

Рисунок 4.2 Временные диаграммы, поясняющие принцип работы КРИ-1/4

ФПСк ССК по способу Месси выполняется в виде последовательного RG со встроенными сумматорами по модулю два. Места включения сумматоров по модулю два определяются значениями степеней ненулевых членов порождающих полиномов. Выходной сумматор по модулю два четырехвходовым (n0=k0+1). Данный способ построения ФПСк наиболее целесообразно использовать для средне и высокоскоростных (средне и низко избыточных) ССК. Так как в разделе два данной пояснительной записки выбран и обоснован ССК с R=k0/n0=4/5, то для разработки функциональной электрической схемы ФПСк выбираем способ Месси.

Так как m=26 то RG ФПСк будет содержать 26 ячеек памяти, один сумматор по модулю два на пять входов и (J-1)k0-1=(4-1)4-1=11 двухвходовых сумматоров по модулю два, места включения которых определяются показателями степеней ненулевых членов порождающих полиномов (2.2).

Функциональная схема ФПСк представлена на рисунке 4.3.

Формирование проверочных символов осуществляется по алгоритму (4.1)

, (4.1)

КОИ-5/1 - коммутатор объединения информации кодера ССК обеспечивает объединение символов пяти информационных подпотоков, поступающих от КРИ-1/4 и ФПСк, в единый информационный поток. Он выполняется в виде синхронных мультиплексоров на соответствующее число информационных и управляющих входов, а также сигналов управления мультиплексором. Формирователь сигналов управления выполнен в виде двоичного счётчика с дешифратором.



Рисунок 4.3 Функциональная схема ФПСк

Так функциональная схема КОИ-5/1 имеет следующее построение (рисунок 4.4), а временные диаграммы, поясняющие принцип работы КОИ-5/1, приведены на рисунке 4.5.

Рисунок 4.4 Функциональная схема КОИ-5/1



Рисунок 4.5 Временные диаграммы, поясняющие принцип работы КОИ-5/1

4.2 Разработка функциональной схемы декодера

В соответствии с разделом три данной пояснительной записки основными функциональными блоками порогового декодера ССК являются: КРИ - 1/5, ФПСд, ФССП, АСП, КО, КОИ - 4/1. В такой же последовательности рассмотрим принцип их построения, ставя в основу их построения минимальную сложность реализации.

КРИ-1/5 - коммутатор распределения информации осуществляет разделение кодовых символов, пришедших из канала связи, на пять параллельных подпотоков. КРИ-1/5 реализован также как и КРИ-1/4 кодера. Только запись входной информации осуществляется в пять, а не четыре D-триггера соединенных последовательно, и еще пять D-триггеров соединены с ними параллельно.

На рисунке 4.6 приведена функциональная схема КРИ-1/5 декодера ССК, а на рисунке 4.7 приведены временные диаграммы, поясняющие принцип работы КРИ-1/5.



Рисунок 4.6 Функциональная схема КРИ-1/5

Рисунок 4.7 Временные диаграммы, поясняющие принцип работы КРИ-1/5

ФПСд ССК - формирователь проверочных символов декодера ССК предназначен для формирования проверочных символов из принятых символов информационных подпотоков I1'(D), I2'(D), I3'(D), I4'(D) по алгоритму

, (4.2)

ФПСд ССК имеет структуру абсолютно идентичную структуре ФПСк, поэтому можно считать, что он изображён на рисунке 4.3.

ФССП ССК - формирователь символов синдромной последовательности S(D) декодера ССК реализует свою функцию путем суммирования по модулю два проверочных символов Рсф(D), которые сформировал ФПСд из принятых информационных символов, и принятых проверочных символов Р'пер(D) сформированных ФПСк, т.е. по формуле 4.3

S(D)=Рсф(D)Р'пер(D). (4.3)

Следовательно ФССП декодера ССК может быть представлен в виде сумматора по модулю два (рисунок 4.8).

Рисунок 4.8 Сумматор по модулю два

АСП - анализатор синдромной последовательности декодера ССК при использовании алгоритма порогового декодирования с обратной связью выполняется в виде последовательного регистра сдвига со встроенными сумматорами по модулю два. Регистр сдвига содержит m=26 ячеек памяти, которые нумеруются справа налево, и (J-1)·k = (4-1)·4 = 12 сумматоров по модулю два, места включения которых определяются показателями степеней ненулевых членов порождающих полиномов (2.2).

Кроме того, в состав АСП входят четыре пороговых элемента (ПЭ), а именно ПЭ 1, ПЭ 2, ПЭ 3 и ПЭ 4, которыми формируются сигналы коррекции для ошибочных информационных подпотоков соответственно I'1(D), I'2(D), I'3(D) и I'4(D).

Каждый ПЭ имеет четыре входа, один из которых подключается к выходу ячейки Т 1 RG АСП, остальные входы каждого ПЭ подключаются к выходу соответствующих порождающих полиномов (2.2).

Функциональная схема АСП ССК изображена на рисунке 4.9.

КО - корректор ошибок обеспечивает согласование по задержке декодируемых четырех (k0=4) информационных символов и сигналов коррекции, поступающих с выходов ПЭ. КО декодера ССК реализуется в виде четырех последовательных регистров сдвига, на выходе каждого RG включается сумматор по модулю два. Каждый регистр содержит по m=26 ячеек памяти, т.к. в АСП принятие решения осуществляется после записи m=26 синдромных символов.

На рисунке 4.10 приведена функциональная схема КО декодирующего устройства ССК.

Рисунок 4.9 Функциональная схема АСП



Рисунок 4.10 Функциональная схема КО декодирующего устройства ССК

КОИ-4/1 - коммутатор объединения информации декодера ССК обеспечивает объединение символов четырех информационных подпотоков, поступающих от корректоров ошибок КО, в единый информационный поток. Он выполняется аналогично КОИ-5/1 в кодере.

Функциональная схема КОИ-4/1 показана на рисунке 4.11, а временные диаграммы, поясняющие принцип работы КОИ-4/1, приведены на рисунке 4.12.

Рисунок 4.11 Функциональная схема КОИ-4/1



Рисунок 4.12 Временные диаграммы, поясняющие принцип работы КОИ-4/1

5. Разработка и обоснование принципиальной электрической схемы кодека

5.1 Выбор и обоснование элементной базы

Для обеспечения надежной работы проектируемого кодека выбор интегральных микросхем (ИМС) производим исходя из следующих требований:

- верхняя граничная частота выбранных ИМС должна быть в (2…3) раза больше максимальной рабочей частоты (fм.раб);

- ИМС должны обеспечивать минимальное потребление электроэнергии;

- ИМС должны иметь среднюю и более высокую степень интеграции;

- ИМС должны иметь широкий набор функциональных элементов;

- ИМС должны быть в свободной продаже или должны быть в наличии у разработчика аппаратуры.

Для выбора серии ИМС определим максимальную и минимальную частоту работы кодера.

Максимальная рабочая частота проектируемого кодера определяется скоростью ПИ входного и выходного информационных потоков. В соответствии с техническими данными на курсовое проектирование скорость ПИ составляет B=7,2 Мбит/с, следовательно, fт.макс = 7,2 МГц.

С данной тактовой частотой работает только КРИ-1/4. Следовательно, для реализации данного функционального блока кодера необходимо выбрать ИМС с верхней граничной частотой fв.гр 2·fмакс. раб = 2·7,2 15 МГц. Данную граничную частоту обеспечивают ИМС серий К 1533 и К 500.

В соответствии с выбранным методом независимого кодирования информационных символов входной информационный поток разделяется на три информационных подпотока. Следовательно, скорость ПИ в каждом подпотоке составит B1=B2=B3=B4=B/4=7,2/4=1,8 Мбит/с. Следовательно, если взять ИМС с трехкратным запасом по верхней граничной частоте, то необходимо, чтобы данные ИМС имели соответственно верхние граничные частоты равные:

fм.раб 2=3·fТ 2=5,4 МГц и fм.раб 1=2·7,215МГц. Данные граничные частоты обеспечивают ИМС серий К 1533 и К 500.

Для окончательного выбора серии ИМС необходимо обратиться ко второму требованию, а именно к оценке ИМС по потребляемой мощности. Так как ИМС серии К 500 относятся к ИМС с эмиттерными связями, что обеспечивает им реализацию более высокой верхней граничной частоты (fв.гр.макс 100 МГц), однако данные ИМС примерно на порядок больше имеют потребляемую мощность. Следовательно, необходимо выбрать ИМС серии К 1533. Так средняя потребляемая мощность одного элемента серии К 555 равна 2 мВт (К 155 - 10 мВт), а ИМС серии К 1533 - 1,2 мВт. ИМС серии К 1533, имея планарное расположение выводов функциональных элементов, обеспечивают меньшую технологичность производства.

Достоинством ИМС серии К 1533 является их сравнительно высокая помехоустойчивость: допустимый уровень пульсации источников питания составляет Uном50мВ. Кроме того, ИМС данной серии имеют большой выбор ИМС различного назначения и различной степени интеграции.

В таблице 5.1 приведены технические характеристики базовых (основных) ИМС, которые необходимы для разработки и, следовательно, для реализации проектируемого кодера.

Таблица 5.1 Технические характеристики элементов серии К 1533

Тип ИМС	Характеристики ИМС
	Uвых 0, В	Uвых 1, В	Рср, мВт (не более)	tз.ср, нс (не более)
К 1533ТМ 2 - два D-триггера	0,4	2,5	40	16
К 1533ТМ 9 - шестиразрядный регистр хранения информации	-	-	19	25
K1533ЛП 5 - четыре 2-входовых элемента ”исключающее ИЛИ”	-	-	27	22
К 1533ИР 31 - 24-разрядный сдвигающий регистр	-	-	200	100
К 1533ИР 23 - восьмиразрядный регистр хранения информации	-	-	155	14
К 1533ЛА 1 - два элемента 4И-НЕ	-	-	5,23	21
К 1533ЛА 2 - один элемента 8И-НЕ	-	-	3,47	21
К 1533ЛА 3 - четыре элемента 2И-НЕ	-	-	10,59	14
К 1533КП 7 - восьми-канальный мультиплексор 8-1	-	-	70	15
К 1533ИЕ 7 - двоичный реверсивный счётчик	-	-	110	23,5
К 1533ИД 4 - 2 дешифратора 2-4	-	-	35	30

5.2 Разработка принципиальных электрических схем функциональных узлов декодирующего устройства

При разработке принципиальных электрических схем необходимо руководствоваться выполнением следующих требований:

- простота и оригинальность схемотехнических решений;

- минимальное потребление электроэнергии;

- минимальный объем оборудования;

- минимальные габариты и вес;

- наличие встроенных систем технического контроля.

В соответствии с этими требованиями будем подходить к разработке принципиальных электрических схем функциональных узлов проектируемого кодера ССК.

КРИ-1/4 - коммутатор распределения информации осуществляет распределение символов входной последовательности на четыре подпотока и выполняется в виде двух RG: RG1 - последовательного и RG2 - параллельного. Для реализации RG1 и RG2 были выбраны микросхемы К 1533ТМ 2. Для выполнения функций делителя частоты на четыре используются выход под номером 2 микросхемы К 1533ИЕ 7.

Временные диаграммы, поясняющие принцип работы КРИ-1/4 и делителя частоты на четыре, приведены на рисунке 4.2.

ФПСд осуществляет формирование проверочных символов декодирующего устройства по алгоритму, описанному в четвертом разделе. Строится принципиальная схема ФПСд на трех микросхемах К 1533ТМ 9, одной К 1533ИР 23 и на четырех микросхемах K1533ЛП 5.

Также на одном из сумматоров ИМС К 1533ЛП 5 строится ФССП (DD14.2 на принципиальной схеме).

АСП - анализатор синдромной последовательности декодера ССК при использовании алгоритма порогового декодирования с обратной связью выполняется в виде последовательного регистра сдвига со встроенными сумматорами по модулю два. Регистр сдвига содержит m=26 ячеек памяти, и выполняется на трех микросхемах К 1533ТМ 9, одной К 1533ИР 23 и на трех микросхемах K1533ЛП 5, содержащих сумматоры по модулю два. Места включения этих сумматоров определяются показателями степеней ненулевых членов порождающих полиномов q1(D), q2(D), q3(D) и q4(D).

Кроме того, в состав АСП входят четыре пороговых элемента (ПЭ), а именно ПЭ 1, ПЭ 2, ПЭ 3 и ПЭ 4, которыми формируются сигналы коррекции для ошибочных информационных подпотоков соответственно I'1(D), I'2(D), I'3(D), I'4(D). Разработка ПЭ ведется по следующему алгоритму:

если J=2, то порог выбирается равным J

если J=3, тогда порог(П) выбирается равным П=J-1

если J4, тогда порог выбирается ПJ-1(при реализации ПЭ в виде комбинационных автоматов(КА)), или ПJ/2+1(при реализации ПЭ в виде двоичного счетчика).

В данном курсовом проекте выбрана реализация ПЭ на основе КА, следовательно, порог равен трём. Отсюда произведем разработку ПЭ для чего построим таблицу состояний для П=3 эти состояния приведены в таблице 5.2.

Таблица 5.2

х 1	х 2	х 3	х 4	Y
1	1	1	1	1
1	1	1	0	1
1	1	0	1	1
1	0	1	1	1
0	1	1	1	1

Функция на выходе ПЭ будет иметь вид

Y=(x1x2x3x4)(x1x2x3x4)(x1x2x3x4)(x1x2x3x4)(x1x2x3x4).

Строим ПЭ по выражению Ymin. Каждый ПЭ имеет четыре входа, один из которых подключается к выходу ячейки Т 1 RG АСП, остальные входы каждого ПЭ подключаются к выходу ячеек, соответствующих порождающим полиномам q1(D), q2(D), q3(D) и q4(D).

КО - корректор ошибок, обеспечивает согласование по задержке декодируемых k0=4-ёх информационных символов и сигналов коррекции, поступающих с выходов ПЭ. КО декодера ССК реализуется в виде четырех регистров сдвига на микросхемах К 1533ИР 31 и К 1533ТМ 9, на выходе каждого RG включается сумматор по модулю два, выполненный на элементах “исключающее ИЛИ” микросхемы К 1533ЛП 5. Каждый регистр содержит по m=26 ячеек памяти.

КОИ-4/1 - коммутатор объединения информации декодера ССК обеспечивает объединение символов трёх информационных подпотоков, поступающих от КО, в единый информационный поток. Он выполняется в виде синхронного мультиплексора К 1533КП 7 на четыре информационных входа, а также формирователя сигналов управления мультиплексором в виде счетчика К 1533ИЕ 7.

Заключение

Современный мир телекоммуникаций развивается стремительными темпами. Данный курсовой проект позволил ознакомиться с одним из перспективных направлений повышения качества и достоверности передаваемой информации посредством использования современных средств помехоустойчивого кодирования.

Основной целью курсового проекта являлась разработка структурных и функциональных схем кодера и декодера, а также принципиальной схемы декодера самоортогонального сверточного кода с алгоритмом порогового декодирования по заданным параметрам.

Разработанная принципиальная схема декодера ССК ПД построена с применение современной элементной базы ТТЛШ логики серии К 1533, включающей цифровые интегральные схемы средней степени интеграции и обладающие высоким быстродействием.

Достоинствами сверточных кодов являются высокая корректирующая способность, минимальная задержка информации при декодировании, минимальная сложность реализации кодеков. Но при использовании высокоскоростных ССК увеличивается сложность реализации кодеков. Эта проблема может быть решена с помощью аппаратно - программных средств, то есть на основе широкого применения больших интегральных схем и микропроцессорных систем.

Литература

1. Королев А.И. Методические указания и задание к курсовому проекту по дисциплине "Системы документальной электросвязи" для студентов специальности "Телекоммуникационные системы" специализаций "Системы автоматической коммутации"; "Сети и устройства телекоммуникаций" заочной формы обучения. - Мн.: БГУИР, 1999. - 31 с.

2. Конопелько В.К., Липницкий В.А., Дворников В.Д. и др. Теория прикладного кодирования: Учеб. Пособие. В 2 т. Т. 2. - Мн.: БГУИР, 2004. - 398с.: ил.

3. Блейхут Р. Теория и практика кодов, контролирующих ошибки: Пер. с англ. И.И. Грушко и В.М. Блиновского/ Под ред. К.Ш. Зигангирова. - М.: Мир, 1986. - 578с.

4. Месси Дж. Пороговое декодирование: Пер. с англ. Ю.Л. Сагаловича/ Под ред. Э.Л. Блоха. - М.: Связь, 1966. - 208с.

5. Кассами Т., Токура Н, Ивадари Е. и др. Теория кодирования: Пер. с японского А.В. Кузнецова/ Под ред. Б.С. Цыбакова. - М.: Мир, 1978. - 576с.

6. Богданович М.И., Грель И.Н., Дубина С.А. и др. Цифровые интегральные микросхемы. - Мн: Беларусь, Полымя, 1996. - 128с.

Размещено на Allbest.ru

...