Цифровые устройства и микропроцессоры

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Курсовой проект

«Цифровые устройства и микропроцессоры»



Введение

Успешное решение разнообразных задач с помощью микропроцессорных средств требует постоянного улучшения характеристик последних, прежде всего производительности, и расширения функциональных возможностей. Этим требованиям на современном этапе отвечает поколение микропроцессорных комплектов (МПК) БИС повышенных степени интеграции, разрядности и быстродействия. Типичным представителем этого поколения является МПК БИС серии К1810.

Центральный процессор (ЦП) К1810ВМ86 комплекта имеет разрядность данных 16 бит, разрядность адреса 20 бит и тактовую частоту до 5 МГц. Его производительность примерно на порядок превышает производительность разработанного ранее 8-битового МП К580ВМ80. Дополнительное увеличение вычислительной мощности микропроцессорных систем (МПС), построенных на основе БИС серии К1810, достигается благодаря использованию специализированных процессоров: арифметического сопроцессора К1810ВМ87 и процессора ввода - вывода К1810ВМ89. Арифметический сопроцессор с высокими точностью и быстродействием выполняет разнообразные операции над числами с фиксированной и плавающей запятой. Процессор ввода-вывода эффективно осуществляет пересылку данных между внешними устройствами и памятью системы и производит при этом необходимые преобразования информации, освобождая тем самым ЦП для работы по основной программе.

Наличие большого числа схем различной степени интеграции в МПК серии К1810 упрощает разработку МПС и делает их компактными и экономичными. Существенное значение имеет возможность использования совместимых с МПК серии К1810 программируемых БИС серии К580, число типов которых постоянно растет. На основе МПК К1810 выпускаются различные типы вычислительных средств, включая одноплатные управляющие микроЭВМ и микроконтроллеры, универсальные микроЭВМ, персональные ЭВМ и высокопроизводительные микропроцессорные системы, например ПЭВМ ЕС 1840, «Нейрон И9.66», Искра 1030.11», «АГАТ-П».

ПЭВМ рассчитаны в основном на пользователей, которые могут ограничиться работой со стандартными устройствами ввода - вывода и готовым программным обеспечением. Однако на практике нередко встает задача их адаптации к работе с устройствами, не входящими в состав типового периферийного оборудования, что предполагает создание пользователем собственных аппаратных средств и соответствующего программного обеспечения. Для этого необходимо знать архитектуру БИС и микропроцессорного комплекта, представлять взаимодействие БИС в системе и овладеть программированием, прежде всего на языке ассемблера.

Задание на курсовой проект

Целью данного курсового проекта является углубление знаний студентов по аппаратным принципам построения устройств микропроцессорной техники и приобретение практических навыков по разработке микропроцессорных систем и их программного обеспечения.

Содержание курсового проекта и исходные данные

Выполнение курсового проекта связано со схемотехнической разработкой микропроцессорной системы на базе микропроцессорных комплектов К1821, К1810, K1816, Z-80 и составление алгоритма и управляющей программы.

Исходные данные:

Спроектировать микропроцессорное устройство, содержащее: К1810ВМ86, ОЗУ - 4 Кбайт (с адреса 0C000h), ПЗУ - 8 Кбайт, 2 восьмиразрядных порта ввода, 2 восьмиразрядных порта вывода. Дополнительные требования: наличие буферов шины данных, четыре клавиши управления, индикация - АЛС324.

1. Общие сведения о микропроцессоре К1810ВМ86

микропроцессор схемотехнический аппаратный

Нагрузочная способность каждого выхода БИС относительно невелика и соответствует одному входу

Предельно допустимые условия эксплуатации МПК БИС:

Температура окружающей среды 0…70°С; напряжение на любом выводе относительно корпуса - 1,0…+7 В.

Центральный процессор К1810ВМ86 осуществляет общую обработку данных и управление блоками системы в соответствии с заданной программой. Характерной особенностью МП К1810ВМ86 является возможность реконфигурации аппаратной части для обеспечения работы в двух режимах: минимальном и максимальном.

Рис. 1. УГО МП К1810ВМ86

Таблица 1

Обозначение	Назначение	Тип
AD15-ADO	Линии шины адреса / данных (ШАД)	Выход (z)
A16/S3	Линии адреса / состояния. В течение такта Т1 содержат старшие биты адреса при обращении к памяти или ВУ, в течение Т2, ТЗ, TW и Т4 - информацию о состоянии МП	Выход (z)
A17/S4
A18/S5
A19/S6
BHE/S7	Разрешение старшего байта шины / состояние	Выход (z)
RD	Чтение, строб, указывающий на то, что МП выполняет цикл чтения	Выход (z)
RDY	Готовность, подтверждение того, что адресованное устройство готово к взаимодействию с МП при передаче данных	Вход
INTR	Запрос прерывания, по которому МП переходит на подпрограмму обработки прерывания, если имеется разрешение	Вход
NMI	Немаскируемое прерывание, вызывает прерывание по фиксированному вектору (тип 2); не может быть запрещено внутренними средствами МП (программно)	Вход
TEST	Входной сигнал, проверяемый командой WAIT, которая переводит МП в состояние ожидания, если TEST = 1	Вход
CLK, (CLC)	Тактовые импульсы, обеспечивающие синхронизацию работы МП	Вход
RESET (CLR)	Сброс, заставляет МП немедленно прекратить выполняемые действия и затем возобновить выполнение программы сначала	Вход
MN/MX	Минимальный/максимальный, обеспечивает соответствующий режим работы МП	Вход
INTA	Подтверждение прерывания, стробирует чтение вектора (типа) прерывания	Выход
ALE (STB)	Разрешение регистра-защелки адреса, стробирует появление адресной информации в такте Т1 на ШАД	Выход
DEN (DE)	Разрешение данных, стробирует появление данных на шине адреса / данных	Выход (z)
DT/R	Передача/прием данных, определяет направление пересылки данных по ШАД	Выход (z)
M/IO	Обращение к ЗУ или ВУ в данном цикле шины	Выход (z)
WR	Запись, строб, указывающий на то, что МП выполняет цикл записи	Выход (z)
HOLD	Запрос захвата, указывает на то, что не - которое устройство запрашивает шины МП.	Вход
HLDA	Подтверждение захвата, указывает на то, что МП перевел свои шины адреса / данных, адреса / состояния и управления в z-состояние	Выход

2. Структура микропроцессора

Укрупненная структурная схема МП ВМ86 (рис. 2) содержит две относительно независимые части: операционное устройство, реализующее заданное командой операции, и устройство шинного интерфейса, осуществляющее выборку команд из памяти, а также обращение к памяти и внешним устройствам для считывания операндов и записи результатов. Оба устройства могут работать параллельно, что обеспечивает совмещение во времени процессов выбора и исполнения команд. Это повышает быстродействие МП, так как операционное устройство, как правило, выполняет команды, коды которых уже находятся в МП, и поэтому такты выборки команды не включаются в ее цикл.

Операционное устройство МП содержит группу общих регистров, арифметико-логическое устройство (АЛУ), регистр флагов F и блок управления.

Восемь 16-битовых регистров общего назначения участвуют во многих командах. В этих случаях регистры общего назначения кодируются трехзнаковым кодом, который размещается в соответствующем поле (или полях) формата команды.

В соответствии с основным назначением рассматриваемых регистров выделяют регистры АХ, ВХ, СХ, DX, используемые прежде всего для хранения данных, и регистры SP, BP, SI, DI, которые хранят главным образом адресную информацию. Особенностью регистров АХ, ВХ, СХ, DX является то, что допускают раздельное использование их младших байтов AL, BL, CL, DL и старших байтов АН, ВН, СН, DH. Тем самым обеспечивается возможность обработки, как слов, так и байтов и создаются необходимые условия для программной совместимости ВМ86 и ВМ80.



Рис. 2. Структурная схема МП ВМ86

Все остальные регистры являются неделимыми и оперируют 16-битовыми словами, даже в случае использования только старшего или младшего байтов. Указательные регистры SP и ВР хранят смещение адреса в пределах текущего стекового сегмента памяти, а индексные регистры SI и DI хранят смещение адреса соответственно в текущем сегменте данных и в текущем дополнительном сегменте. Однако при использовании этих регистров для адресации операндов возможна смена сегментов памяти. Кроме основных функций, соответствующих названию регистров, общие регистры выполняют специальные функции, указанные в табл. 2.

Арифметико-логическое устройство (АЛУ) содержит 16-битовый комбинационный сумматор, с помощью которого выполняются арифметические операции, наборы комбинационных схем для выполнения логических операций, схемы для операций сдвигов и десятичной коррекции, а также регистры для временного хранения операндов и результатов.

К АЛУ примыкает регистр флагов F. Его младший байт FL полностью соответствует регистру флагов К580ВМ80, а старший байт FH содержит четыре флага, отсутствующие в К580ВМ80. Шесть арифметических флагов фиксируют определенные признаки результата выполнения операции (арифметической, логической, сдвига, загрузки регистра флагов). Значения этих флагов (кроме флага AF) используются для реализации условных переходов, изменяющих ход выполнения программы. Различные команды влияют на флаги по-разному.

Управляющее устройство (УУ) дешифрует команды, а также воспринимает и вырабатывает необходимые управляющие сигналы. В его состав входит блок микропрограммного управления, в котором реализовано программирование МП на микрокомандном уровне.

Устройство шинного интерфейса (или просто шинный интерфейс) содержит блок сегментных регистров, указатель команд, сумматор адресов, очередь команд и буферы, обеспечивающие связь с шиной. Шинный интерфейс выполняет операции обмена между МП и памятью или портами ввода - вывода по запросам операционного устройства. Когда операционное устройство занято выполнением команды, шинный интерфейс самостоятельно инициирует опережающую выборку кодов очередных команд из памяти.

Очередь команд представляет собой набор байтовых регистров и выполняет роль регистра команд, в котором хранятся коды, выбранные из программной памяти. Длина очереди составляет 6 байт, что соответствует максимально длинному формату команд. Наличие очереди команд, а также способность операционного устройства и шинного интерфейса работать параллельно позволяют совместить во времени фазы выборки команды и выполнения заданной операции: пока одна команда исполняется в операционном устройстве, шинный интерфейс осуществляет выборку следующей команды. Таким образом достигаются высокая плотность загрузки шины и повышение скорости выполнения программы. Пример, иллюстрирующий реализацию описанного конвейерного принципа, дан на рис. 1.4, где TI обозначает холостые такты работы шины, когда очередь команд заполнена, а операционное устройство занято выполнением текущей команды и не запрашивает выполнения цикла шины.

Шинный интерфейс инициирует выборку следующего командного слова автоматически, как только в очереди освободятся два байта. Как правило, в очереди находится минимум один байт потока команд, так что операционное устройство не ожидает выборки команды. Ясно, что опережающая выборка команд позволяет экономить время только при естественном порядке выполнения команд. Когда операционное устройство выполняет команду передачи управления (перехода) в программе, шинный интерфейс сбрасывает очередь, выбирает команду по новому адресу, передает ее в операционное устройство, а затем начинает заполнение (реинициализацию) очереди из следующих ячеек памяти. Эти действия предпринимаются в условных и безусловных переходах, вызовах подпрограмм, возвратах из подпрограмм и при обработке прерываний.

Рис. 3. Пример конвейерного выполнения команд

По мере необходимости операционное устройство считывает байт из очереди и выполняет предписанную командой операцию. При многобайтовых командах из очереди считываются и другие байты команды. В тех редких случаях, когда к моменту считывания очередь оказывается пустой, операционное устройство ожидает выборку очередного командного слова, которую инициирует шинный интерфейс. Если команда требует обращения к памяти или порту ввода - вывода, операционное устройство запрашивает шинный интерфейс на выполнение необходимого цикла шины для передачи данных. Когда шинный интерфейс не занят выборкой команды, он удовлетворяет запрос немедленно; в противном случае операционное устройство ожидает завершения текущего цикла шины. Со своей стороны, шинный интерфейс приостанавливает выборку команд во время обмена данными между операционным устройством и памятью или портами ввода - вывода.

Буфер шины адреса / данных (БАД) содержит 16 двунаправленных управляемых усилителей с тремя выходными состояниями и обеспечивает номинальную нагрузочную способность линий AD15 - ADO.

Буфер шины адреса / состояния (БАС) содержит четыре однонаправленных усилителя с тремя выходными состояниями и обеспечивает номинальную нагрузочную способность линий A19/S6 - A16/S3.

Сегментные регистры хранят базовые (начальные) адреса сегментов памяти: кодового сегмента CS, в котором содержится программа; стекового сегмента SS; сегмента данных DS; дополнительного сегмента ES, в котором обычно содержатся данные. Наличие сегментных регистров обусловлено разделением памяти на сегменты и используемым способом формирования адресов памяти. Хотя МП имеет 20-битовую шину физического адреса памяти, он оперирует 16-битовыми логическими адресами, состоящими из базового адреса сегмента и внутрисегментного смещения. Внутрисегментное смещение может быть вычислено в соответствии с указанным в команде способом адресации, может находиться в формате команды или содержаться в общем регистре. Физический адрес формируется путем суммирования смещения и содержимого соответствующего сегментного регистра, которое дополняется четырьмя нулевыми младшими разрядами.

Сумматор адресов осуществляет вычисление 20-битовых физических адресов.

Указатель команд IP хранит смещение следующей команды в текущем кодовом сегменте, т.е. указывает на следующую по порядку команду. Он является аналогом стандартного программного счетчика с той лишь разницей, что его содержимое определяет адрес команды лишь в совокупности с содержимым регистра CS; если же CS заполнен нулями, аналогия становится полной. Модификация IP осуществляется шинным интерфейсом так, что при обычной работе IP содержит смещение того командного слова, которое шинный интерфейс будет выбирать из памяти. Оно не совпадает со смещением очередной команды (находящейся в этот момент на выходе очереди команд), которую будет выполнять операционное устройство. Поэтому при запоминании содержимого IP в стеке, например при вызове подпрограмм, оно автоматически корректируется, чтобы адресовать следующую команду, которая будет выполняться. Эта особенность является следствием опережающей выборки команд, реализованной в ВМ86. Непосредственный доступ к IP имеют команды передачи управления.

3. Адресное пространство памяти и ввода-вывода

Сегментация памяти и вычисление адресов. Пространство памяти емкостью 1 Мбайт представляется как набор сегментов, определяемых программным путем. Сегмент состоит из смежных ячеек памяти и является независимой и отдельно адресуемой единицей памяти емкостью 64 Кбайт. Каждому сегменту программой назначается начальный (базовый) адрес, являющийся адресом первого байта сегмента в пространстве памяти. Начальные адреса четырёх сегментов, выбранных в качестве текущих, записываются в сегментные регистры CS, DS, SS и ES, тем самым фиксируются текущие сегменты кода (программы), данных, стека и дополнительных данных. Для обращения к командам и данным, находящимся в других сегментах, необходимо изменять содержимое сегментных регистров, что позволяет использовать все пространство памяти емкостью 1 Мбайт. Сегментные регистры инициализируются в начале программы путем засылки в них соответствующих констант. Частный случай загрузки всех сегментных регистров нулями приводит к организации памяти характерной для ВМ80, т.е. фактически к отказу от сегментации памяти.

В сегментном регистре хранится 16 старших битов 20-битового начального адреса сегмента. Четыре младших бита адреса принимаются равными нулю и дописываются справа к содержимому сегментного регистра при вычислении физических адресов ячеек памяти. Поэтому начальные адреса сегментов всегда кратны 16. Поскольку других ограничений на размещение сегментов в памяти нет, сегменты могут быть соседними (смежными), неперекрывающимися частично или полностью перекрывающимися. Физическая ячейка памяти может принадлежать одному или нескольким сегментам.

Физический адрес ячейки памяти представляет 20-битовое число в диапазоне 0 - FFFFF, которое однозначно определяет положение каждого байта в пространстве памяти емкостью 1 Мбайт. В начале каждого цикла шины связанного с обращением к памяти, физический адрес выдается на шину адреса и сопровождается сигналом ALE. Так как МП ВМ86 является 16-битовым, все операции при вычислении физического адреса производятся с 16-битовыми адресными объектами.

Логический адрес ячейки памяти состоит из двух 16-битовых беззнаковых значений: начального адреса сегмента, который называется также просто байт или сегментом, и внутрисегментного смещения, которое определяет расстояние от начала сегмента до этой ячейки. Для вычисления физического адреса байта сегмента сдвигается влево на 4 бит и суммируется со смещением. Перенос из старшего бита, который может возникнуть при суммировании, игнорируется. Это приводит к так называемой кольцевой организации памяти, при которой за ячейкой с максимальным адресом FFFFF следует ячейка с нулевым адресом. Аналогичную кольцевую организацию имеет и каждый сегмент.

Команды всегда выбираются из текущего сегмента кода в соответствии с логическим адресом CS: IP. Стековые команды всегда обращаются к текущему сегменту стека по адресу SS:SP. Если при вычислении адреса ЕА используется регистр ВР, то обращение производится также к стековому сегменту. В последнем случае принцип стека «первый пришел - последний вышел» игнорируется и ячейки стекового сегмента рассматриваются как ОЗУ с произвольной выборкой, что обеспечивает большую гибкость в использовании этих ячеек.

Рис. 4. Вычисление физического адреса

Стек, как обычно, организуется в ОЗУ, и его положение определяется содержимым регистров SS и SP. Регистр SS хранит базовый адрес текущего сегмента стека, а регистр SP указывает на вершину стека, т.е. содержит смещение вершины стека в стековом сегменте. При каждом обращении к стеку пересылается одно слово, причем содержимое SP модифицируется автоматически: при записи (включении) в стек оно уменьшается на два, при чтении (извлечении) из стека - увеличивается на два.

При всех достоинствах принятой в ВМ86 организации памяти она имеет некоторый недостаток, заключающийся в трудности манипуляции физическими адресами при необходимости их программной обработки.



4. Организация ввода-вывода

Ввод и вывод данных может осуществляться двумя способами: с использованием адресного пространства ввода - вывода, и с использованием общего с памятью адресного пространства, т.е. с отображением на память.

При первом способе применяются специальные команды IN (ввод) и OUT (вывод), которые обеспечивают передачу данных между аккумуляторами A или АХ и адресуемыми портами. При выполнении этих команд вырабатывается сигнал М/IO = 0, который идентифицирует выбор пространства ввода - вывода и в совокупности с сигналами WR и RD позволяет сформировать системные сигналы IOW и IOR для управления операциями записи данных в порт и чтения из порта.

Команды IN и OUT могут использовать прямую адресацию (по аналогии с одноименными командами ВМ80), когда адрес порта содержится в виде константы во втором байте команды, и косвенную адресацию, когда адрес располагается в регистре DX. В первом случае можно адресовать по 256 портов для ввода и вывода данных. Во втором обеспечивается адресное пространство до 64К 8-битовых портов или до 32К 16-битовых портов. Косвенная адресация позволяет вычислять адреса портов при выполнении программы и удобна при организации вычислительных циклов для обслуживания нескольких портов с помощью одной процедуры.

Восемь ячеек F8 - FF в пространстве ввода - вывода зарезервированы для системных целей, и использовать их в прикладных программах не рекомендуется.

При втором способе адреса портов размещаются в общем адресном пространстве, и обращение к ним не отличается от обращения к ячейкам памяти. Это повышает гибкость программирования, так как для ввода - вывода можно использовать любую команду с обращением к памяти при любом способе адресации. Так, команда MOV позволяет передавать данные между любым общим регистром или ячейкой памяти и портом ввода - вывода, а логические команды AND, OR, XOR и TEST позволяют манипулировать битами в регистре порта. При этом, однако, следует учитывать, что команды с обращением к памяти имеют больший формат и выполняются дольше, чем простые команды IN и OUT. Кроме того, несколько усложняется дешифрирование 20-битового физического адреса порта и сокращается число адресов, которые могут использоваться для ячеек памяти.

Микропроцессор может передавать по шине байт или слово в/из ВУ. Чтобы слово передавалось за один цикл шины, адрес ВУ должен быть четным. Адрес байтового ВУ может быть четным или нечетным, и соответственно порты этих внешних устройств подключаются к линиям младшего и старшего байта шины данных. Для раздельного обращения к этим портам дешифрирование адресов осуществляется с учетом сигналов на линиях ВНЕ и АО.

5. Функционирование микропроцессора

Выполнение команд можно представить последовательностью циклов шины (циклов обмена), в течение которых МП обращается к памяти за командами или обменивается данными с памятью или внешними устройствами. Каждый цикл шины инициируется устройством шинного интерфейса и содержит четыре обязательных такта Т1 - Т4. В такте Т1 выдается адрес на совмещенную шину адреса / данных, в такте Т2 производится коммутация направления передачи, в тактах ТЗ и Т4 - передача данных.

Если в системе имеются запоминающие или внешние устройства, которые не могут передавать информацию с максимальной пропускной способностью шины, то с помощью сигнала неготовности RDV = 0 вводится необходимое число тактов ожидания TW между тактами ТЗ и Т4. В зависимости от выбранного способа управления сигналом RDY система может быть выполнена в виде «нормально готовой» или «нормально неготовой». Вариант нормально готовой системы характерен лишь для небольших однопроцессорных МПС, в которых большинство устройств имеют достаточное быстродействие. При обращении микропроцессора к устройствам с недостаточным быстродействием последние должны установить сигнал RDY = 0 не позднее чем через 8 не после начала такта ТЗ (рис. 5, а) *. В нормально неготовой системе устройства обычно требуют введения тактов ожидания TW. Если же выбрано устройство, не нуждающееся в этом, то оно должно своевременно обеспечивать RDY=1, чтобы после Т3 наступил такт Т4 (рис. 5, б), т.е. чтобы предотвратить переход МП в состояние ожидания. Для формирования сигнала RDY сигналы готовности от устройств подаются в МП через генератор К1810ГФ84.

Рис. 5. Временные диаграммы сигнала RDY в «нормально готовой» (а) и «нормально неготовой» (б) системах

Функционирование МП ВМ86 иллюстрируется временными диаграммами, приведенными на рис. 6. Цикл начинается с формирования в такте TI сигнала определяющего тип устройства (ЗУ или ВУ), к которому производится обращение для пересылки данных. Длительность сигнала равна длительности цикла шины, и он используется для селекции адреса устройства. В такте Т1 и в начале такта Т2 микропроцессор выставляет адрес ЗУ на линии А19 - А16 и AD15 - AD0 либо адрес ВУ на шины AD15 - AD0, а также вырабатывает сигнал ВНЕ, который вместе А0 определяет передачу слова или одного из байтов. Одновременно с этим МП выдает строб адреса ALE, по спаду которого адрес фиксируется во внешних регистрах-защелках. На выходах этих регистров адрес сохраняется в течение всего цикла шины (до записи нового значения).

В такте Т2 происходит переключение шин: на линии A19/S6 - A16/S3 поступают сигналы состояния S6 - S3, которые сохраняются до конца такта Т4. В дальнейшем значения этих сигналов зависят от вида выполняемого действия чтение или запись.

В цикле чтения в такте Т2 линии AD15 - AD0 переводятся в третье состояние до появления данных от адресованного устройства. В тактах Т2 - Т4 вырабатывается сигнал чтения =0, который указывает этому устройству на необходимость выдачи данных. Для управления буферами данных, которые обычно подключаются к линиям AD15 - AD0, в тактах Т2 - Т4 формируется сигнал , разрешающий передачу данных. Направление передачи данных при чтении определяет сигнал =0, действующий в течение всего цикла.

После выполнения чтения и установления сигнала =1 микропроцессор заканчивает такт Т4 следующим образом: линии AD15 - AD0 находятся в высокоомном состоянии, сигналы , , , S7 - S3 неактивны, буферы данных отключены от канала.

В цикле записи в такте Т2 адрес на линиях AD15 - AD0 заменяется данными, предназначенными для записи в адресуемое устройство. Данные остаются действительными до середины такта Т4 и сопровождаются сигналом =0, который используется в качестве строба для записи данных в устройство. Сигнал =0 появляется уже в такте Т1 и используется для подготовки буферов к передаче данных. Сигнал DT/R=1, переключающий буферы на передачу данных в направлении к МП, удерживается на протяжении всего цикла записи. После установления =1 такт Т4 заканчивается так же, как и при выполнении цикла чтения.

Таким образом, циклы чтения и записи различаются не только активными значениями сигналов или и состоянием сигнала , но и тем, что в цикле записи сигналы и становятся активными раньше и имеют большую длительность, чем в цикле чтения. Соответственно данные при записи присутствуют на шине в течение большего промежутка времени, чем при чтении. Временные диаграммы приведены на рис. 6.

Рис. 6. Временные диаграммы работы ВМ86



Рис. 7. Циклы подтверждения прерывания в минимальном режиме

Особо следует остановиться на том, как МП подтверждает прерывание после восприятия запроса по входу INTR (рис. 8). В этом случае выполняются два цикла INTA, разделенные двумя холостыми тактами TI. В этих циклах МП не выдает адрес, но формирует строб ALE. Первый цикл обеспечивает подготовку к приему байта, определяющего тип прерывания, и информация в этом цикле не принимается. Во втором цикле читается вектор прерывания по линиям AD7 - ADO. Этот цикл подобен обычному циклу чтения, но вместо сигнала = 0 вырабатывается сигнал = 0. Для предотвращения захвата шин сигналом на входе HOLD (или в максимальном режиме) формируется внутренний сигнал блокировки , начиная с такта Т2 первого цикла и кончая тактом Т2 второго цикла сигнала .

Рис. 8. Последовательность сигналов при подтверждении прерывания по входу INTR



Рис. 9. Последовательность сигналов при захвате шины в минималном режиме

Последовательность сигналов при захвате шин в минимальном режиме иллюстрирует рис. 9. При поступлении запроса HOLD = l микропроцессор формирует сигнал подтверждения захвата HLDA с середины такта Т4 текущего цикла шины или холостого такта, а также переводит свои шины адреса, данных и управления в состояние z, в результате чего МП отключается от канала, предоставляя его в пользование устройству, пославшему запрос захвата. Временные параметры сигналов HOLD и HLDA приведены на рис. 10.

Рис. 10. Временные диаграммы сигналов HOLD и HLDA

Основные характеристики микропроцессора: архитектура Фон-Неймана; совмещенная шина адреса - данных; объём адресуемой памяти - 1 Мб; разрядность шины данных - 8 бит; адресное пространство системы ввода-вывода 64кБ, набор из 158 базовых команд; напряжение питания + 5В.



6. Подсчет потребляемой устройством мощности и расчет блока питания

Приведём параметры энергопотребления используемых микросхем.

Микросхема	Ток потребления, мА	Потребляемая мощность, мВт	Количество
К1810ВМ86	400	2000	1
К1810ГФ84	140	700	1
К1810ВА86	90	450	1
КР580ВВ55А	15	150	2
КР580ИР82	4	60	2
К537РУ14	35	175	1
К568РЕ3	50	250	1
К555ИД7	9,7	48,5	1
К555ИЛ1	8,5	42,5	1
АЛС324	25	500	2
Итого:	800,45	4018,5

Учитывая количество используемых микросхем, получим общий ток потребления - 775,5 мА. Необходимо использовать источник питания, выходная мощность которого не ниже P=Iпотр*Uпит=780,45*5=3,9 Вт.

Cписок использованной литературы

1. Угрюмов Е.П. Цифровая схемотехника. Спб.: BHV, 2001. 528 c.

2. Микропроцессорный комплект К1810: Структура, программирование, Применение. /Ю М. Казаринов и др. - М.: Высшая школа, 1990.

3. Мочалов М.Ю., Малинин Г.В. Основы микропроцессорной техники: Учебное пособие. - Чебоксары: изд-во Чуваш. ун-та, 2004. - 104 с.

Размещено на Allbest.ru

...