Цифровые интегральные схемы

Размещено на http://www.allbest.ru/

ЦИФРОВАЯ ЭЛЕКТРОНИКА

Лекция Цифровые интегральные схемы

17.1 Виды информационных сигналов и цифровых микросхем

Микропроцессорная техника оперирует следующими видами информационных сигналов:

· аналоговыми;

· импульсными;

· цифровыми.

Аналоговые сигналы передают информацию изменением формы самого сигнала. Аналоговый сигнал непрерывен.

В импульсных сигналах носителем информации выступают временные параметры этих сигналов ? период сигнала, длительность импульса, скважность. Импульсный сигнал безразличен к форме, поэтому чаще всего в качестве носителя информации используются самые простые прямоугольные импульсы.

Цифровые сигналы несут информацию заранее оговоренной последовательностью так называемых кодовых посылок. В качестве транспортного носителя информации используются импульсные сигналы. В цифровых сигналах форма и временные характеристики сигнала играют второстепенное значение.

Высокие энергетические характеристики помехозащищенность, модульность элементной базы, типовые алгоритмы проектирования, предсказуемость поведения схемы привели в последнее время к вытеснению в информационных устройствах аналоговых и импульсных сигналов.

Для работы с цифровыми информационными сигналами используются соответствующие интегральные микросхемы. Они выполняются на электронных ключах и проектируются на основе алгебры логики. Кроме собственно ключевых схем цифровые интегральные схемы составляют пять основных групп:

· логические схемы;

· импульсные схемы;

· комбинационные схемы;

· последовательностные схемы;

· специальные схемы.

17.2 Логические схемы

К группе логических схем относятся базовые логические схемы выполняющие основные логические операции И, ИЛИ, НЕ и их простейшие производные ? И-НЕ, ИЛИ-НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ. Эта группа выпускается широкой номенклатурой и является основой для разработки схем всех остальных групп.

17.3 Импульсные схемы

К импульсным схемам относятся схемы вырабатывающие или формирующие цифровые сигналы (генераторы и формирователи) и триггеры.

Особый интерес представляют последние схемы так как они являютcя базой для последовательностных схем и запоминающих устройств.

Триггерами называют устройства, имеющие два устойчивых состояния, у которых переход из одного состояния в другое происходит скачком.

По схемотехнике триггер это генератор охваченный сильной положительной ОС с петлевым усилением К > 1, действующей в широком диапазоне частот.

Триггеры могут быть:

· по способу управления статическими и динамическими;

· по способу записи информации асинхронными и синхронными;

· по количеству ступеней одно или двухступенчатыми.

Интегральные триггеры выполняются на логических элементах с инверсией ? ИЛИ-НЕ или И-НЕ.

При выполнении триггерных схем на основе стандартных логических элементов процесс их проектирования сводится к разработке схем соединения логических элементов и организации цепи управления. Большое число комбинаций возможных внешних соединений привело к появлению значительного количества триггерных устройств, свойства которых существенно различаются.

У асинхронного триггера изменение его состояния происходит непосредственно с приходом управляющего сигнала. В синхронном кроме информационных входов, на которые подаются управляющие сигналы, имеются входы синхронизации или, что то же самое, тактовые входы. Изменение состояния триггера при наличии на входах информационных сигналов может произойти только в моменты подачи на входы синхронизации соответствующих разрешающих сигналов, причем управление может осуществляться либо потенциалом импульса, либо его фронтом.

Функциональный признак определяет вид логического уравнения, характеризующего состояние входов и выходов триггера в момент времени до и после его срабатывания.

По этому признаку триггеры подразделяют на RS-; D-; Т-; JK-типы и т. д. Название триггера выражает особенности организации его управления и характеризует вид логического уравнения, описывающего его функционирование при подаче электрических сигналов. Один из выходов триггера называют прямым и обозначают буквой Q, другой -- инверсным и обозначают -- . Состояние триггера отождествляют с сигналом на прямом выходе.

Обозначения входов проводят исходя из состояний, в которые устанавливается триггер при подаче на них управляющих сигналов. При этом используют следующие метки: S - вход для раздельной установки триггера в состояние 1 (S - вход); R - вход для раздельной установки триггера в состояние 0 (R - вход); J - вход для установки состояния 1 в универсальном триггере (J - вход); К - вход для установки состояния 0 в универсальном триггере (К - вход); Т - счетный вход (Т -вход); D - информационный вход для установки триггера в состояния 1 или 0 (D -вход); Е - дополнительный управляющий вход для разрешения приема информации; С - управляющий вход разрешения приема информации (вход синхронизации, С - вход или тактовый). Триггер обозначают в виде прямоугольника, имеющего основное и дополнительные поля. Внутри основного поля пишется буква Т или буквы ТТ, если триггер двухступенчатый; внутри дополнительных полей записываются буквы, характеризующие входы и выходы триггера. Причем, если триггер управляется инверсным сигналом (логическим 0), то у соответствующего входа имеется метка . При наличии нескольких входов одного назначения допускается добавлять к буквам цифры, например: 1, 2, С1, С2; 1, 2, 3 и т. д. Если переключение триггера осуществляется только в момент действия фронта или среза импульса (динамическое управление), то соответствующие входы обозначают дополнительным маленьким треугольником или косой линией. Треугольник повернут вершиной внутрь триггера, а косая линия имеет наклон 45°, если тот срабатывает по перепаду 0, 1. Если переключение происходит по перепаду 1, 0, то направление вершины треугольника изменяется на противоположное, а косая линия проводится под углом 135°. Выходы триггера показывают с правой стороны прямоугольника, причем инверсный выход () также обозначают кружком. Примеры условного обозначения триггера приведены на рис. 17.1 а - ж. Следует обратить внимание на то, что хотя входы двухступенчатого триггера часто показываются не как динамические (рис. 17.1 д), его переключение осуществляется в момент перепада сигнала на входах. Это следует из принципа действия триггера этого типа. Поэтому двухступенчатый триггер иногда показывают как одноступенчатый, имеющий динамические входы.

Триггер RS - типа (рис. 17.1 а) представляет собой устройство, имеющее два информационных входа: R и S. В нем возможны два устойчивых состояния.

При R = 0 и S = 1 триггер принимает состояние 1 (Q =1), при R = 1, S = 0 -- состояние 0 (Q = 0). Иногда вход S называют единичным, a R -- нулевым. Для триггера RS - типа комбинация S = 1; R = 1 является запрещенной, так как после такой комбинации состояние триггера будет неопределенным (X) и он может оказаться или в нуле, или в единице. Поэтому необходимо предусматривать исключение этой комбинации.

Рис. 17.1. Примеры условных обозначений триггеров.

Состояния RS-триггера в зависимости от входных сигналов иллюстрирует табл. 17.1.

Таблица 17.1

Как видно из рис. 17.2 а, б, соединения логических элементов таковы, что если на выходе одного из них установится потенциал, соответствующий коду 0, то на выходе другого будет потенциал логической единицы.

В схеме, показанной на рис. 17.2 б, триггер устанавливается в состояние 1 сигналом = 0, а в состояние 0 (Q = 0) -- сигналом = 0. Запрещенной является комбинация = =0. Установка данного триггера по - и -входам производится сигналами, уровень которых соответствует логическому нулю. Такой RS-триггер можно назвать триггером с инверсным управлением.

Рис. 17.2 Схемы асинхронных RS-триггеров

Нетрудно убедиться, что при любом начальном состоянии триггера Qn подача на вход кода 0 приводит к появлению 1 на выходе (Q = 1), а подача потенциала логического нуля на вход вызывает появление на выходе сигнала Q = 0.

Для нормальной работы триггера необходимо, чтобы длительность сигналов, действующих на его входах, была больше задержки переключения обоих плеч триггера.

Асинхронные триггеры находят ограниченное применение в качестве самостоятельных устройств. Однако они часто входят составной частью в схемы более сложных триггеров.

Синхронные (тактируемые) RS-триггеры имеют на входе каждого плеча схемы совпадения, первые входы которых объединены и являются входами синхронизирующих (тактирующих) импульсов. На вторые входы подают информационные сигналы. Такое включение обеспечивает поступление на входы R и S триггера информационных сигналов только во время действия потенциала импульсов синхронизации. Некоторые варианты синхронных RS-триггеров показаны на рис. 17.3 а, б.

Рис. 17.3. Синхронные RS-триггеры

Иногда используют двухтактные RS-триггеры, у которых первый импульс обеспечивает запись информации по входу S, а второй -- по входу R. Возможны варианты с одним тактируемым и одним асинхронным входами.

Условное графическое обозначение синхронного триггера приведено на рис. 17.3 в.

Триггеры D-типа иногда называют триггерами задержки. У них имеется один информационный вход D и возможны два устойчивых состояния.

Логическое уравнение, описывающее работу D-триггера, имеет вид

Qn+l = Qn. (17.1)

Оно показывает, что состояние D-триггера в момент времени tn+1 совпадает с кодом входного сигнала, действующего в момент времени tn.

Роль простейшего асинхронного D-триггера может выполнять схема, состоящая из двух или нескольких последовательно включенных логических элементов (рис. 17.4 а), в которой входной сигнал из-за задержки распространения в каждом логическом элементе сдвинут во времени относительно предыдущего входного сигнала.

В состав D-триггеров, применяемых на практике, обычно входят RS-триггеры, управление которыми организовано соответствующим образом. Возможная структура такого D-триггера показана на рис. 17.4 б. В нем вследствие задержки распространения в логических элементах сигнал на выходе Q появляется также с определенной задержкой времени.

Рис. 17.4. Схемы асинхронных D-триггеров

1. Варианты практической реализации синхронных однотактных триггеров D-типа, выполненные на элементах И-НЕ или ИЛИ-НЕ, показаны на рис. 17.5, причем схема рис. 17.5 а тактируется сигналами логической 1, а схема рис. 17.5 б -- сигналами логического 0. На рис. 17.5 в показано условное обозначение синхронного D-триггера.



Рис. 17.5 Синхронные D-триггеры

В D-триггере записывается та информация, которая была на входе D до прихода импульса синхронизации. Для четкой работы триггера (без сбоев) необходимо, чтобы к приходу следующего импульса синхронизации потенциалы выходов логических элементов приняли значения, исключающие ложные срабатывания. Поэтому минимальный интервал между импульсами синхронизации у триггеров с подобной структурой tmin = 4tздср, а максимальная частота включения fmax = 1/tmin = 0,25tздср, где tздср -- среднее время задержки распространения сигнала одним ЛЭ.

Структура триггера не меняется, если в нем логические элементы И-НЕ будут заменены на ИЛИ-НЕ. При этом могут меняться местами выходы, а прямые входы могут меняться на инверсные.

При динамической синхронизации запись информации в D-триггер осуществляется в момент действия фронта или среза импульса синхронизации (при перепаде напряжения входа С 0, 1 или 1, 0).

У ряда D-триггеров также имеется дополнительный вход Е (V) разрешения приема информации (D V-триггеры). При Е = 1 такие триггеры функционируют как обычные D-триггеры, а при Е = 0 сохраняют исходное состояние независимо от информации на входе D.

Триггер Т-типа -- это логическая схема с двумя устойчивыми состояниями и одним информационным входом Т, изменяющая свое состояние на противоположное всякий раз, когда на вход Т поступает управляющий сигнал. Его часто называют триггером со счетным входом. Основным способом построения счетных триггеров является введение соответствующих обратных связей в тактируемые RS- и D-триггеры.

Реализуется Т-триггер на основе схемы D-триггера с динамической синхронизацией соединением инверсного выход с входом D и подачей информационного сигнала на вход С (рис. 17.6 а).

Рис. 17.6. T-триггер, выполненный на основе D-триггера

Так как переключение триггера происходит в течение очень короткого времени, то изменение сигнала на входе D, происходящее с небольшой задержкой относительно момента срабатывания триггера, не может изменить его состояния. Таким образом, первый импульс синхронизации установит триггер в состояние 1. На его входе D будет потенциал логического 0. Поэтому следующий перепад напряжения 0, 1 на входе С установит триггер в состояние 0. Потенциал на входе D станет равным логической 1. Таким образом, состояние триггер меняется на противоположное при каждом перепаде импульса напряжения на входе синхронизации и триггер как бы считает проходящие импульсы.

У Т-триггеров также может иметься дополнительный вход Е (V) разрешения приема информации. Действие его аналогично действию Е-входа RS- и D-триггеров. Промышленность не выпускает самостоятельных ИС Т-триггеров. Их обычно получают путем соответствующих включений D- и JK-триггеров.

Триггер JK-типа часто называют универсальным. Это устройства, имеющие входы J и К, у которых нет неопределенного состояния. Если на входы J и К подаются сигналы логической единицы, то состояние JК-триггера меняется на противоположное при каждом новом приходящем импульсе. Другими словами, если входы J и К объединены между собой, то JК-триггер работает как Т-триггер. В остальных случаях он функционирует как триггеры RS-типа. При этом вход J эквивалентен входу S, а К - входу R. На рис. 17.7 а показана структурная схема простейшего JК-триггера. При одновременной подаче на входы J и К сигнала логической единицы триггер с помощью соответствующих схем совпадений устанавливается в положение 1 или 0 в зависимости от его начального состояния (т. е. ведет себя как триггер Т-типа).

Рис. 17.7. Схема JК-триггера (а)

Применение JК триггера для построения триггеров RS (б), D (в) и Т (г).

Если сигнал подается на вход J или К, то триггер, аналогично Т-триггеру, устанавливается соответственно в состояние 1 или 0. Линии задержки необходимы для устранения «состязаний» сигналов. Так, если при объединенных входах J и К за время действий входного сигнала произойдет изменение потенциала на входе одного из входных ЛЭ, то триггер переключится дополнительно. Для устранения подобных сбоев длительность входного сигнала должна быть меньше времени задержки распространения, вносимых линиями задержки DL.

Триггер JК-типа универсальным называют потому, что на его основе с помощью несложных коммутационных изменений можно получить RS- и Т-триггеры (рис. 17.7 б, в, г).

В интегральной схемотехнике JK-триггеры обычно выполняются синхронными и двухступенчатыми. В них имеется основной триггер (первая ступень), в который записывается приходящая информация, и вспомогательный (вторая ступень), в который переписывается информация из основного триггера.

Построение двухступенчатого триггера представлено на рис. 17.8 а. Он состоит из основного триггера на логических элементах DD3, DD4 с вентилями DD1 и DD2 и дополнительного триггера на логических элементах DD7, DD8 с вентилями DD5 и DD6. Дополнительный триггер также является тактируемым, причем в отличие от основного он синхронизируется потенциалом логического 0. Для этой цели в схему введен инвертор DD9 на логическом элементе ИЛИ-НЕ.

Рис. 17.8. Схема двухступенчатого JК-триггера

Таким образом, в триггере данного типа изменение выходного сигнала происходит только в моменты, когда потенциал С переходит из 1 в 0. Поэтому говорят, что эти триггеры тактируются фронтом или срезом в отличие от триггеров, тактируемых потенциалом.

Двухступенчатый триггер ведет себя подобно триггеру с инверсной динамической синхронизацией, хотя и основной, и вспомогательный триггеры имеют статическое управление.

Переходные процессы в триггерах, выполненных на основе интегральных логических элементов, протекают достаточно быстро.

При ориентировочной оценке можно считать, что для каждой пары логических элементов, соединенных так, что образуется цепь положительной ОС, длительность фронта и среза равна времени задержки распространения сигнала в этих логических элементах.

Из рассмотренного следует, что триггеры осуществляют запоминание информации и остаются в заданном состоянии после прекращения действия переключающих сигналов. Поэтому они относятся к классу устройств, которые носят название конечных автоматов -- устройств, имеющих память об их предыдущем состоянии.

17.4. Комбинационные схемы

К категории комбинационных схем относятся схемы в которых состояния выходов однозначно определяется состоянием сигналов на их входах. Типичными комбинационными схемами являются преобразователи кода, дешифраторы, шифраторы, мультиплексоры, демультиплексоры, сумматоры, цифровые компараторы, схемы контроля и схемы быстрого переноса.

Под комбинационной логической схемой понимают цифровую схему без запоминания переменных (логические схемы без памяти). Согласно структурной схеме, представленной на рис. 17.9, выходные переменные уj однозначно определяются значениями входных переменных xi.

Связь между входными и выходными переменными задается с помощью таблиц переключений или булевых функций. Для их схемотехнической реализации можно использовать постоянные запоминающие устройства (ПЗУ), в которые непосредственно заносится таблица переключений. При этом входные переменные играют роль адреса. Вторая возможность заключается в использовании логических элементов, которыми реализуются булевы функции.

Если в таблице переключений для выходных переменных записано небольшое число логических единиц, более удобной является ее реализация с помощью логических элементов, поскольку в этом случае требуется незначительное количество монтажных соединений. Даже при большом числе входных переменных в этом случае можно обойтись лишь одной интегральной схемой, применив программируемую логическую матрицу (ПЛМ). Если в таблице переключений стоит незначительное число нулей, то следует составить инверсные логические функции.

Рекомендации для использования различных способов построения комбинационных схем приведены на рис. 17.10.

17.4.1 Преобразователи кодов

Преобразователи кодов служат для перевода одной формы числа в другую. Важнейшей двоичной формой представления числа является двоичный код. В некоторых случаях, однако, легче производить операции с другими кодами. Поэтому будут рассмотрены комбинационные схемы для преобразования двоичного кода в другие и наоборот.

КОД «1 ИЗ N». Код «1 из n» каждому числу J от 0 до (n - 1) ставит в соответствие одну логическую переменную yj которая принимает единичное значение только тогда, когда на входе набрано число J, а во всех остальных случаях она равна нулю. Ниже приведена таблица переключений 17.2 для преобразования двоичного кода в код «1 из 10». Переменные х0...х3 представляют собой двоичный код числа J. Непосредственно из этой таблицы можно составить дизъюнктивную нормальную форму перекодирующих функций. Таким образом, булевы функции дешифратора «1 из 10» имеют следующий вид:

двоичный счетчик сумматор микросхема

Преобразователи, реализующие такие логические функции, называются дешифраторами. В случае построения дешифратора в виде интегральной микросхемы часто вместо элементов И используются элементы ИЛИ-НЕ. В этом случае выходные переменные будут представлены в негативной логике.

Применение дешифраторов для программного управления. Дешифратор «1 из n» используется преимущественно при реализации схем управления последовательностью операций. Для этого к его входам подключается двоичный счетчик, благодаря чему последовательно формируются все комбинации входных переменных.

В каждый момент времени только одна выходная переменная имеет единичное значение. Следовательно, событие, которое должно произойти в момент tj, может быть вызвано выходной переменной yj. Если одно и то же событие должно происходить в различные моменты времени, следует лишь объединить соответствующие выходные переменные с помощью функции ИЛИ. Это реализуется особенно просто, когда интегральная схема имеет выходы с открытым коллектором и негативной логикой, что позволяет образовать функцию «монтажное ИЛИ».

В качестве примера на рис. 17.11 приведена схема получения 4-фазной последовательности тактовых импульсов, которые отделены друг от друга постоянными интервалами. В течение каждых трех следующих друг за другом периодов входного сигнала Ф один из четырех выходных тактовых сигналов Ф1 - Ф4 равен единице, Выходы у0, у4, y8, и у12 остаются неподключенными, благодаря чему между отдельными тактовыми импульсами на выходе возникает пауза длительностью в один период сигнала Ф. Временная диаграмма работы этой схемы показана на рис. 17.12.

Длина временного интервала определяется частотой входного тактового импульса Ф и поэтому может достигать любой величины. Это является существенным преимуществом по сравнению со схемами на элементах задержки.

Преобразование кода «1 из n» в двоичный. Для того чтобы преобразовать код «1 из n» в двоичный, можно использовать так называемый кодер (шифратор) с приоритетом. На его выходах формируется двоичное число, соответствующее наивысшему из входов, на которые подана единица. Значения входных переменных, расположенных ниже, не имеют значения. Поэтому эта схема и носит название «кодер с приоритетом». Такая схема позволяет преобразовывать не только код «1 из n», но и суммарный код, в котором единица стоит не в одном данном разряде, а во всех, расположенных за ним (такой код называется также унитарным, так как количество единиц в каждой комбинации однозначно определяет закодированное число). Здесь приведена таблица переключений 17.3 шифратора с приоритетом.

Таблица 17.3.

J	x9	x8	x7	x6	x5	x4	x3	x2	x1	y3	y2	y1	y0
0	0	0	0	0	0	0	0	0	0	0	0	0	0
1	0	0	0	0	0	0	0	0	1	0	0	0	1
2	0	0	0	0	0	0	0	1	x	0	0	1	0
3	0	0	0	0	0	0	1	x	x	0	0	1	1
4	0	0	0	0	0	1	x	x	x	0	1	0	0
5	0	0	0	0	1	x	x	x	x	0	1	0	1
6	0	0	0	1	x	x	x	x	x	0	1	1	0
7	0	0	1	x	x	x	x	x	x	0	1	1	1
8	0	1	x	x	x	x	x	x	x	1	0	0	0
9	1	x	x	x	x	x	x	x	x	1	0	0	1

Двоично-десятичные коды. Ввод и вывод чисел в десятичной системе счисления невозможен с помощью обычного двоичного кода. Для этой цели был предложен двоично-десятичный код. В таком коде каждая отдельная десятичная цифра представлена с помощью двоичных знаков, в частности в виде соответствующего двоичного числа. В таком случае получим, например, 21810 = 0010 0001 1000.

Записанное таким образом десятичное число более точно следует называть двоично-десятичным числом в коде 8421 или в натуральном двоично-десятичном коде. Десятичные цифры можно представить и с помощью других комбинаций двоичных знаков, содержащих 4 и более разрядов. Однако, поскольку двоично-десятичный код 8421 является самым распространенным, его называют просто двоично-десятичным кодом.

Преобразование двоичного кода в двоично-десятичный. Преобразование двоичного числа в соответствующее двоично-десятичное можно реализовать, сдвигая влево двоичное число, записанное в регистре сдвига, разделенном на четырехразрядные секции. Каждая секция должна включать корректирующий элемент, который преобразует содержание регистра перед каждым последующим сдвигом в соответствии с таблицей переключений 17.4.

Следовательно, для «сдвига» разрядной сетки с помощью комбинационной схемы на каждую декаду и каждый шаг сдвига необходимо по одному корректирующему элементу. Эта схема несколько упрощается, если исключить те корректирующие элементы, ко входам которых подключено менее трех двоичных разрядов, поскольку в этом случае коррекция не нужна.



На рис. 17.12 приведена комбинационная схема для преобразования 8-разрядного двоичного числа. Эту схему легко распространить на любое число разрядов. Элементы, не используемые для преобразования 8-разрядного числа, показаны пунктиром.

Корректирующие комбинационные схемы поставляются в виде программируемых изготовителем микросхем ПЗУ емкостью 32 байта. В одном корпусе размещаются три корректирующих элемента (рис. 17.13).

Преобразование двоично-десятичного кода в двоичный. Во многих случаях двоично-десятичный код можно достаточно просто получить непосредственно, например с помощью двоично-десятичных счетчиков. Как будет показано ниже, в двоично-десятичном коде также можно выполнять многие вычислительные операции. Однако в некоторых случаях необходимо все же провести преобразование его в двоичный код. Это можно сделать путем последовательного деления числа на 2. Для этого десятичное число делится на 2. Если оно нечетное, то в остатке получится 1, т.е. в разряде 2° записывается 1. Затем частное от деления еще раз делится на 2, и, если остаток равен нулю, в разряде 21 записывается 0. Если остаток равен 1, то в этом разряде записывается 1. Аналогично получают и более старшие разряды двоичного числа. Деление двоично-десятичного числа на 2 очень просто можно провести путем сдвига вправо на один разряд, так как отдельные цифры уже представлены в двоичном коде. Самый правый бит, выдвинутый из двоично-десятичной разрядной сетки, и является искомым значением разряда. Но если при сдвиге единица пересекает границу между декадами, то возникает ошибка: при переходе от десятков к единицам значение разряда должно уменьшиться наполовину - от десяти до пяти. Однако в случае двоичного числа эта величина становится равной восьми. Поэтому, для коррекции нужно вычесть 3. Из этого вытекает следующее правило коррекции: если старший разряд в декаде равен единице, то необходимо данную декаду уменьшить на три. Таким образом, можно непосредственно составить таблицу переключений для корректирующего элемента из таблицы 17.4. Процесс преобразования заканчивается, если все двоично-десятичное число будет выдвинуто из разрядной сетки.

На рис. 17.14 приведена комбинационная схема для преобразования 21/2-разрядного двоично-десятичного числа. Здесь, так же как и в схеме на рис. 17.12, сдвиг двоично-десятичных разрядов достигается путем соответствующего соединения одинаковых комбинационных схем. Чтобы наглядно продемонстрировать структуру этой схемы, на рис. 17.14 изображены все три корректирующих элемента для каждой ступени кодопреобразователя.

В действительности если старший разряд корректирующего элемента не используется, то, согласно табл. 17.5, коррекция не нужна и данный элемент можно исключить. На рис 17.14 такие элементы изображены пунктирной линией.

Корректирующие схемы составляются из отдельных секций, содержащих по два элемента (рис. 17.15). Каждая секция представляет собой одну интегральную микросхему ПЗУ на 32 байта, программируемую изготовителем. Такая микросхема имеет пять входов и пять выходов.

Код Грея. Во многих случаях необходим числовой код, построенный таким образом, чтобы при переходе от одного числа к следующему изменялся всегда только один двоичный разряд. Этим свойством, в противоположность всем рассмотренным ранее кодам, обладает код Грея. На рис. 17.16 он сопоставлен с двоичным кодом.

Для его получения следует при переходе к следующему по старшинству разряду числа оставить без изменения все младшие разряды и приписать спереди единицу. При этом количество записанных нулей не должно увеличиваться.

Код Грея не позволяет выполнять арифметические операции. Поэтому его используют только в тех случаях, когда это дает существенные преимущества, и после этого снова переходят к двоичному коду.

Таким образом, для преобразования N-разрядного двоичного числа требуется N - 1 - элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, включенных согласно рис. 17.16.

Преобразование кода Грея в двоичный также производится с помощью элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Простейшая реализация возможна с помощью последовательного соединения элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, как показано на рис. 17.17.

Так же как и ранее, здесь используются N -- 1 элементов. Правда, в этом случае время задержки схемы значительно больше. Поэтому в случае многоразрядных чисел целесообразно, насколько возможно, выполнять необходимые логические операции параллельно. Для этого следует входы схемы подключить попарно к элементам ИСКЛЮЧАЮЩЕЕ ИЛИ, а их выходы также попарно соединить с входами следующих элементов.

Мультиплексор и демультиплексор.

Во многих случаях возникает необходимость последовательного опроса логических состояний большого числа переменных и передачи их на один выход. Для этой цели служит мультиплексор (коммутатор), представленный на рис. 17.18. В зависимости от состояния входов адреса а0 и a1 выход мультиплексора у соединяется с одним из его информационных входов. Схема построена таким образом, что с выходом соединяется именно тот вход, индекс которого равен двоичному числу, определяемому переменными а0 и а1.

Отметим, что логическое произведение адресных сигналов равно единице только для той входной переменной, индекс которой совпадает с требуемым адресом.

По указанному принципу эта схема может быть распространена на любое число входных переменных. При помощи п адресных входов можно выбирать один из 2n информационных сигналов.

Так как каждому адресу соответствует только один информационный вход, то с помощью мультиплексора можно реализовать любые логические функции адресных сигналов. Для этого на информационные входы подаются постоянные сигналы, соответствующие требуемым значениям логической функции. При этом схема работает точно так же, как одноразрядное ПЗУ.

Важным специальным видом мультиплексоров является схема с двумя входами, представленная на рис. 17.19. Она имеет только один управляющий вход, с помощью которого осуществляется подключение выхода к одному из двух входов. Эта функция мультиплексора как логического переключателя отражена на схеме замещения, представленной на рис. 17.20.

Логический коммутатор на рис. 17.19 можно упростить, если элемент ИЛИ выполнить с помощью функции «монтажное ИЛИ». Для этой цели вместо элементов И, как показано на рис. 17.21, используются элементы И-НЕ с открытым коллектором, выходы которых соединены параллельно. Недостатком этого метода является относительно большое время срабатывания схемы, так как емкость нагрузки может заряжаться только через общее коллекторное сопротивление.

Обычный двухтактный выходной каскад не обладает этим недостатком, поскольку при высоком выходном потенциале он имеет почти столь же малое выходное сопротивление, как при низком. Однако это обстоятельство не позволяет объединять выходы таких схем.

Для того чтобы осуществить мультиплексную работу нескольких двухтактных выходных каскадов путем их параллельного включения, следует использовать выходные каскады с тремя состояниями. В этом случае, с помощью специального управляющего входного сигнала (разрешения выхода) оконечный двухтактный каскад переводится в «безразличное», т.е. высокоомное состояние. Соответствующая схема логического переключателя представлена на рис. 17.22.

Демультиплексор. Иногда возникает задача распределения одного входного сигнала по нескольким различным адресам. Подобная схема, называемая демультиплексором (селектором), показана на рис. 17.23. Сигнал х подается на информационный вход. Схема подключает его именно к тому выходу, номер которого задан адресными сигналами а0, at. Логика выбора адреса здесь та же, что и у мультиплексора, изображенного на рис. 17.18.

При х = 1 = const демультиплексор работает как обычный дешифратор «один из n».

Компараторы.

Компараторами называются схемы, осуществляющие сравнение двух чисел. Результатом сравнения является обнаружение одного из трех возможных состояний: А -- В, А > В или А < В. Рассмотрим сначала компараторы, устанавливающие равенство двух двоичных чисел. Критерием равенства двух чисел является совпадение их по всем разрядам. На выходе компаратора должна устанавливаться единица, если оба числа равны, в противном случае на выходе должен быть нуль. В простейшем случае сравниваемые числа состоят из одного разряда. Тогда в качестве компаратора можно использовать схему равнозначности (элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ). Два N-разрядных числа сравниваются поразрядно с помощью нескольких схем равнозначности, выходы которых подключены к элементу И, как показано на рис. 17.24.



Рис. 17.24. Схема определения равнозначности для двух N-разрядных чисел

Универсальными являются такие компараторы, которые помимо констатации равенства двух чисел могут установить, какое из них больше. Такие схемы называются компараторами со сравнением величин (Magnitude Comparator) или просто компараторами. Чтобы провести сравнение величин, нужно знать, в каком коде представлены числа. В дальнейшем мы будем исходить из того, что числа заданы в двоичном коде.

Простейшая задача состоит в сравнении двух одноразрядных чисел. При составлении логической функции компаратора будем исходить из таблицы переключений 19.7, непосредственно из которой легко получить изображенную на рис. 17.25 схему компаратора.

Таблица 17.7 - Таблица переключений одноразрядного компаратора

a	b	ya>b	ya=b	ya<b
0	0	0	1	0
0	1	0	0	1
1	0	1	0	0
1	1	0	1	0

Рис. 17.25. Функциональная схема одноразрядного компаратора

Для сравнения многоразрядных двоичных чисел используется следующий алгоритм. Сначала сравниваются значения старших разрядов. Если они различны, то эти разряды и определяют результат сравнения. Если они равны, то необходимо сравнить следующие за ними более младшие разряды, и т.д. Таким образом, для каждого разряда можно использовать схему, представленную на рис. 17.25, передавая через мультиплексор на выход результат сравнения самых старших из несовпадающих разрядов.

Эти схемы можно наращивать как последовательно, так и параллельно. На рис. 19.26 показано последовательное соединение компараторов для увеличения разрядности сравниваемых чисел. Если старшие три разряда чисел А и В равны, то результат сравнения определяется сигналами на выходах компаратора К1, поскольку они подключены к входам младшего разряда компаратора К2.

Рис. 17.26. Последовательное соединение компараторов для увеличения разрядности сравниваемых чисел

Рис. 17.27. Параллельное соединение компараторов

При сравнении чисел со значительным количеством разрядов целесообразнее использовать параллельное соединение компараторов, показанное на рис. 17.27, так как оно обеспечивает меньшее время задержки.

Сумматоры.

Полусумматор. Сумматором называется схема, предназначенная для сложения двоичных чисел. Ниже мы рассмотрим сумматоры для чисел, представленных в двоичном коде. Простейшей задачей является сложение двух одноразрядных чисел. Для того чтобы разработать логическую схему, в первую очередь следует рассмотреть все возможные сочетания входных переменных, на основании чего можно будет составить таблицу переключений. При сложении двух одноразрядных чисел А и В могут наблюдаться следующие комбинации:

0 + 0 = 0,

0+1 = 1,

1+0=1,

1 + 1 = 10.

Если А и В равны единице, происходит перенос в следующий (более старший) разряд. Следовательно, такой сумматор должен иметь два выхода, а именно один для формирования части суммы, относящейся к данному разряду, и еще один - для переноса в следующий разряд. Представляя числа А и В логическими переменными а0 и b0, можно получить таблицу переключений 17.8, где cl -сигнал переноса, s0-сумма.

Перенос происходит с помощью функции И, а сумма - функции неравнозначности (ИСКЛЮЧАЮЩЕЕ ИЛИ). Схема, реализующая обе указанные функции, называется полусумматором; она показана на рис. 17.28.

Таблица 17.8 Таблица переключений полусумматора

a0	b0	s0	c1`
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Рис. 17.29. Схема полного сумматора

Полный сумматор. Если складываются два многоразрядных двоичных числа, полусумматор можно использовать только для одного младшего разряда. Во всех остальных разрядах складываются не два, а три числа, поскольку может произойти перенос со следующего за ним младшего разряда. Таким образом, в общем случае для каждого разряда необходима логическая схема с тремя входами ai, bi , сi и двумя выходами si, и с(i + 1). Такая схема и называется полным сумматором. Ее можно реализовать, например, с помощью двух полусумматоров, как показано на рис. 17.29.

Для сложения двух многоразрядных двоичных чисел на каждый разряд необходим один полный сумматор. Только в младшем разряде можно обойтись полусумматором. На рис. 17.30 приведена схема, предназначенная для сложения двух четырехразрядных чисел А и В.

Сумматоры с параллельным переносом. Время выполнения операции в сумматоре на рис. 17.30 намного больше времени сложения в одноразрядном сумматоре. Действительно, сигнал переноса с4 только тогда сможет принять истинное значение, когда перед этим будет установлено правильное значение переноса с3. Такой порядок выполнения операций называется последовательным переносом (Ripple Carry). Чтобы уменьшить время операции сложения многоразрядных чисел, можно использовать схемы параллельного переноса (Carry look-ahead). При этом все сигналы переноса вычисляются непосредственно по значениям входных переменных. Согласно таблице переключений 17.9.

Рис. 17.30. Четырехразрядный сумматор с последовательным

Очевидно, что время формирования сигнала переноса в любой разряд с помощью вспомогательных функций определяется только временем задержки распространения сигнала на двух элементах.

На рис. 17.31 приведена блок-схема четырехразрядного сумматора со схемой ускоренного (параллельного) переноса.

Сложение чисел, содержащих более четырех разрядов, можно реализовать путем последовательного подключения нескольких четырехразрядных сумматоров. При этом перенос с4 подключался бы к входу переноса с0 следующего, более старшего сумматора. Однако такое построение схемы не логично: тогда как перенос внутри каждой группы осуществляется параллельно, перенос от одной группы к другой производится последовательно.

Для достижения возможно малого времени выполнения операции необходимо и перенос от группы к группе осуществлять параллельно.

Рис. 17.31. Четырехразрядный сумматор с параллельным

17.5 Последовательностные схемы

Последовательностная схема представляет собой автомат для выполнения логических операций, обладающий способностью запоминания отдельных состояний переменных. В отличие от схем комбинационного типа выходные переменные у} зависят не только от входных переменных, но и от текущего состояния Sz устройства. Это состояние описывается вектором Z = (z1, z2, ..., zn), значение которого запоминается с помощью п триггеров на длительность такта. Структурная схема последовательностного устройства приведена на рис. 17.32.

Новое состояние автомата S(tk+l) определяется, с одной стороны, предшествующим состоянием S(tk) и, с другой стороны, значениями входных переменных хi. Последовательность состояний может быть представлена с помощью вектора входных состояний X. Можно провести сопоставление с комбинационной схемой: если на ее входы подать предшествующий вектор состояний Z(tk), то на выходе появится новый вектор состояний Z(tk+1). Соответствующее состояние системы должно сохраняться до следующего тактового импульса. Вектор состояний Z(tk+1) при этом может быть передан на выходы триггеров лишь при подаче следующего тактового импульса.



Рис. 17.32 Общая структурная схема автомата

X - входной вектор, У - выходной вектор, Z-вектор состояний, Ф - такт.

Отсюда ясно, что нужно использовать триггеры, срабатывающие по фронту.

Существует несколько основных разновидностей последовательностных схем. В одних схемах, например, используются непосредственно переменные состояния. Примером другой разновидности схем являются цепи с одинаковой последовательностью состояний. При этом входные логические сигналы отсутствуют. Оба этих упрощения свойственны счетчикам. Следовательно, последние являются простейшими последовательностными схемами.

17.5.1 Общие сведения и простейшие двоичные счетчики

Счетчиком называют устройство, совокупность сигналов на выходе которого в определенном коде отображает число импульсов, поступивших на его вход.

Для создания счетчиков несколько триггеров Т-типа соединяют последовательно, так, чтобы выход предыдущего триггера был подключен ко входу последующего. Каждый триггер имеет только два устойчивых состояния. Поэтому количество комбинации выходных сигналов, снимаемых с выходов всех триггеров, а соответственно и максимальное количество подсчитанных импульсов N равно

Nmax = 2m,

где m -- количество последовательно включенных триггеров.

Каждый из триггеров такой цепочки называют разрядом счетчика. Поэтому, если, например, m = 4, то говорят, что счетчик четырехразрядный. Максимальное число, которое может подсчитать счетчик Nmax, называется коэффициентом, или модулем счета Ксч (Ксч = Nmax). Если количество входных импульсов Nвх больше Ксч, то происходит переполнение счетчика. При этом он возвращается в нулевое состояние и цикл счета повторяется. Поэтому коэффициент счета характеризует число входных импульсов, необходимых для того, чтобы один цикл преобразования был выполнен и счетчик вернулся в исходное состояние.

В случаях, когда выходной сигнал снимается только с последнего триггера, его перепад 1, 0 или 0, 1 появляется после каждого цикла счета, определяемого коэффициентом счета Ксч. Поэтому при подаче на вход непрерывной последовательности импульсов с частотой fвх на его выходе будем иметь последовательность, имеющую частоту

fвых = fвх/Ксч.

Такие счетчики выполняют функцию деления частоты и называются счетчиками-делителями.

Меткой счетчика на схемах служат буквы СТ, указываемые в основном поле (рис 17.33, а). После них иногда проставляют число, характеризующее коэффициент счета, например, 2 или 10.

По коэффициенту счета счетчики подразделяют на двоичные, двоично-десятичные (декадные), с произвольным постоянным коэффициентом счета, с переменным коэффициентом счета.

По способу организации внутренних связей между триггерами их делят на счетчики: с последовательным переносом; с параллельным переносом; с комбинированным переносом; кольцевые.

D1 -- D4 входы предварительной установки триггеров счетчика; R -- вход установки всех триггеров счетчика в нулевое состояние (сброс); CR -- выход переноса; 1, 2, 4, 8 (Ql, Q2, Q3, Q4) -- выходы триггеров с указанием их веса; +1, -1 -- счетные входы счетчика (знак указывает направление счета: «плюс» -- прямое, «минус» -- обратное); С -- вход разрешения предварительной установки триггеров счетчика

Рис. 17.33. Обозначение счетчика на принципиальных схемах (а) и структура микросхемы двоичного счетчика с последовательным переносом(б)

В зависимости от выполняемой функции различают суммирующие, вычитающие и реверсивные счетчики.

Иногда рассматривают асинхронные и синхронные счетчики, что жестко связано с классификацией по способу организации внутренних связей.

В асинхронных счетчиках подсчитываемые импульсы поступают на вход только первого триггера. Каждый последующий триггер управляется сигналом предыдущего.

В синхронных счетчиках входные импульсы обычно подаются одновременно на вход С всех триггеров. Переключение только нужных из них осуществляется с помощью логических цепей имеющихся на J-м и К-м входах отдельных триггеров.

Синхронные счетчики имеют большее быстродействие. Это объясняется тем, что в многоразрядных асинхронных счетчика из-за задержки распространения в каждом разряде, переключение триггеров старших разрядов может задержаться относительно входных импульсов, которые следуют с большой частотой. Это приведет к кратковременной ошибочной комбинации мгновенного состояния триггеров, которая может вызвать неверные сигналы в выходе дешифратора.

Асинхронные счетчики -- счетчики с последовательным переносом информации, синхронные -- с параллельным. Если часть устройства работает как асинхронный счетчик, а часть -- как синхронный, то это счетчик с последовательно-параллельным переносом информации.

Двоичные счетчики. Работу двоичного счетчика с последовательным переносом рассмотрим на примере микросхемы (рис. 17.33, б). Он выполнен на четырех синхронных JK-триггерах. Входы J и К всех триггеров объединены между собой и на них подан потенциал логической единицы. Следовательно, все триггеры выполняют функцию Т-тригтера и меняют свое состояние на противоположное при каждом переходе напряжения 1,0 на входе синхронизации С. Для расширения функциональных возможности три триггера соединены в цепочку, а один включен раздельно. Имеются также два входа R0. Они являются входами ЛЭ DD5, имеющего инверсное управление. При подаче логического нуля на оба входа R0 на выходе ЛЭ DD5 появляется логическая единица. Она устанавливает все триггеры счетчика в нулевое состояние.

Для получения четырехразрядного счетчика выход триггера DD1 Q1 подключается ко входу синхронизации С2 триггера DD2. Входные импульсы подаются на вход синхронизации С1 микросхемы DD1.

Так как триггеры меняют свое состояние в момент перепада 1,0, то в момент окончания первого входного импульса на выходе Q1 появится логическая 1. В момент окончания второго импульса триггер DD1 вернется в исходное нулевое состояние. При этом перепад сигнала 1,0 на выходе Q1 перебросит триггер DD2 в состояние 1. Третий импульс перебросит триггер DD1 в единичное состояние. Четвертый импульс вызовет переброс первого и второго триггеров в нулевое состояние, а третьего -- в единичное. Состояния триггеров счетчика при дальнейшем увеличении числа входных импульсов видно из таблицы истинности (табл. 17.7).

Таблица 17.7

Таким образом, каждый триггер уменьшает частоту входного сигнала в 2 раза, а четыре последовательно включенных триггера обеспечивают ее деление на 16. Число, записанное в счетчике и представленное сочетанием логических нулей и единиц на выходах Q, можно определить с помощью уравнения

N = Qm 2m-l + Qm-12m-2 + ...+ Ql 20

где m -- номер триггера; 20,..., 2m-2, 2m-1 -- вес соответствующего разряда; Q1...Qm -- единица или ноль в зависимости от сигнала на соответствующем входе.

Из (17.1) следует, что вес четвертого триггера -- 8, третьего -- 4, второго -- 2, первого -- 1. Это иногда отмечают соответствующими цифрами в обозначении на дополнительном поле с правой стороны (рис. 17.33, а).

Так как подсчитываемые импульсы последовательно изменяют состояние триггеров слева направо, причем их состояние меняется в моменты их прихода (по срезу 1,0), то говорят, что это асинхронные счетчики с последовательным переносом.

В течение цикла преобразования числа, записанные в счетчике, увеличиваются при поступлении каждого нового импульса. Поэтому данный счетчик относится к числу суммирующих.

Достоинствами подобного счетчика являются: простота схемы легкость увеличения разрядности (путем подключения к выходу последнего триггера цепочки из последовательно соединенных триггеров).

Недостатки: сниженное быстродействие из-за того, что триггеры срабатывают последовательно один за другим; возможность появления кратковременных ложных сигналов на выходах дешифраторов, подключенных к счетчику вследствие задержек с переключением отдельных триггеров.

17.5.2. Десятичные счетчики

Для создания счетчиков, у которых Ксч 2m, в двоичные счетчики вводят дополнительные логические связи (прямые и обратные). Таким способом, например, получают широко распространенные десятичные (декадные) счетчики с Ксч = 10, имеющие десять комбинаций выходных сигналов. В зависимости от вида логической связи одному и тому же числу в десятичных счетчиках могут соответствовать различные четырехразрядные кодовые комбинации. Поэтому говорят, что такие счетчики работают в соответствующем двоично-десятичном коде. Его относят к числу взвешенных, так как каждый разряд имеет свой вес.

Число, записанное в этих кодах, можно представить в виде суммы

N = a4 Q4 + а3Q3 + а2Q2 + а1Q1

где а1 - а4 -- веса соответствующих разрядов счетчика; Q1 - Q4 ? единица или ноль в зависимости от состояния триггера соответствующего разряда.

Наиболее часто применяют двоично-десятичный взвешенный код 8-4-2-1. Цифры в названии кода характеризуют вес триггеров счетчика начиная с последнего. Так, при коде 8-4-2-1 единица на выходе четвертого счетчика появляется после восьми импульсов, у третьего -- после четырех, у второго после двух, у первого -- после одного.

В ряде случаев используют коды 2-4-2-1, 4-2-2-1, которые в oтличие от кода 8-4-2-1 неоднозначны. У них одному числу могут соответствовать разные двоичные комбинации выходных сигналов,

Также достаточно широко применяются дополнительные, самодополняющиеся и унитарные коды.

Дополнительный код получают инвертированием чисел двоичного кода (заменой единиц на нули и наоборот) и увеличением младшего разряда на единицу. Например, число 0101 в двоичном коде (при записи какого-либо числа в коде состояние последнего (старшего) разряда характеризуется первой цифрой, предпоследнего -- второй и т. д., а первого -- последней цифрой) после инвертирования равно 1010, а в дополнительном коде 1011. Дополнительный код удобен тем, что сложение чисел, одно из которых представлено в дополнительном коде, обеспечивает вычитание числа в дополнительном коде.

При самодополняющемся коде поразрядное инвертирование кодовой комбинации данного десятичного числа даст кодовую комбинацию, дополняющую данное число до девяти. Этот код удобен при построении цифровых приборов, измеряющих как положительные, так и отрицательные величины.

Унитарный код (1 из N) характеризуется тем, что только один из разрядов счетчика отличается от состояния других разрядов. При подаче каждого очередного импульса в цикле положение разряда, имеющего другое состояние, последовательно изменяется. Для счетчиков с унитарным кодированием не требуются дешифраторы, что является их основным преимуществом перед счетчиками, работающими в двоично-десятичном коде.

Один из возможных вариантов изменения коэффициента пересчета двоичного счетчика и кода, в котором он работает, показан на рис. 17.34. В состав его входят триггеры DD1, DD2 и двоичный счетчик, имеющий коэффициент деления Кдел. Триггеры имеют динамическое управление или выполнены на основе двухступенчатых структур. С инверсного выхода триггера DD2 введена логическая обратная связь на вход J триггера DD1 Если для показанной схемы рассмотреть уравнения истинности при использовании двоичных счетчиков с различными коэффициентами целения Кдел, можно установить, что логическая обратная связь, введенная показанным образом, обеспечивает работу счетчика с коэффициентом счета.

Рис. 17.34. Изменение коэффициента пересчета у счетчика

Ксч = 2Кдел + 1.

Например, коэффициент деления Кдел = 1 в том случае, если выход DD1 подключен непосредственно ко входу J DD2, и в исходном положении триггеры находятся в нулевом состоянии, м на входах / и К DD1 будет логическая единица.

Первый входной импульс переводит триггер DD1 в единичное состояние. На входах J и К триггера DD2 появляется логическая единица. Поэтому второй импульс переводит его в единичное состояние, а триггер DDl -- в нулевое. На входе J триггера DD1, соединенном с инверсным выходом DD2, появится логический 0. Поэтому третий импульс не меняет его состояния. На входе J триггера DD2 при приходе третьего импульса будет логический 0, а на входе К -- логическая единица. Поэтому третьим импульсом этот триггер устанавливается в нулевое состояние. Таким образом, коэффициент счета у такой простейшей схемы равен Ксч = 3. Если между микросхемами DD1 и DD2 установлен триггер, коэффициент деления которого равен двум, то Ксч = 5 и т. д.

...