Регистры и схемы в микроэлектронике

4.2 Регистровая память

Существуют микросхемы, в которых регистр объединен с входным мультиплексором, позволяющим принимать входные данные с двух и более направлений, выбираемых сигналами на адресных входах микросхемы. Объединяют регистр и с выходным демультиплексором, позволяющим передавать содержимое регистра на различные направления.

Сразу несколько регистров содержат микросхемы регистровой памяти (register memory, register file, сверхоперативная память). Входы Di регистров подключены к общей входной шине данных (data in). Вход загрузки требуемого регистра выбирается дешифратором записи на основании поступающего на его вход адреса записи (write address), т. е. кода номера загружаемого регистра. Запись данных, присутствующих на шине, происходит в момент поступления сигнала разрешения записи (write enable).

Выходы регистров мультиплексором подключаются к выходной шине (data out). Номер регистра, с которого происходит чтение, определяет код адреса чтения (read address). Выдачу данных разрешает сигнал разрешения чтения (read enable).

Поскольку дешифрация адреса записи и адреса чтения производится двумя независимыми узлами, имеющими автономные адресные входы, регистровая память может одновременно записывать число в один из регистров и читать число из другого.

Микросхемы регистровой памяти легко наращиваются по разрядности и допускают наращивание по числу регистров. Они разработаны для построения блоков регистров общего назначения (РОН) и других специализированных блоков памяти небольшого объема, предназначенных для временного хранения исходных данных и промежуточных результатов в цифровом устройстве.

По мере увеличения числа регистров памяти разработчики отказываются от независимой адресации регистров при записи и чтении. Остается лишь один комплект адресных входов и один дешифратор адреса, которые используются и при записи, и при считывании. Такую схему регистровой памятью уже не называют. По ЕСКД она обозначается RAM (random access memory, т. е. память с произвольным доступом). Используются также термины: запоминающее устройство с произвольной выборкой (ЗУПВ), оперативное запоминающее устройство (ОЗУ), оперативная память, а иногда - просто память. В микросхемах ЗУПВ ввод и вывод данных при записи и чтении могут осуществляться через одни и те же выводы корпуса за счет использования в тракте считывания элементов с тремя состояниями выхода или с открытым коллектором. Режимы работы микросхемы запись, чтение и хранение задаются комбинациями сигналов на ее входах управления. Если для ввода данных при записи и вывода их при чтении используются различные выводы корпуса (входы D_i и выходы Q_i), то режим хранения может быть совмещен с режимом чтения.

Микросхемы ОЗУ малой емкости часто выпускаются в составе распространенных серий. Они имеют входы адреса Аj, входы данных Di ; вход режима W/R: запись или чтение; выходы данных Qi; вход (или несколько конъюнктивных входов) разрешения Е, чаще называемый выбор кристалла ВК, выбор микросхемы ВМ или CS (chip select). Такую микросхему можно рассматривать как группу регистров, дешифратор для их выборки, цепи записи в регистры и считывания с них. Примерами подобных ИМС могут служить К155РУ2 емкостью 16х4 (16 слов по 4 разряда), К537РУ8 - 2Кх 8. Такие ОЗУ принято называть статическими. Наращивание разрядности и числа хранимых слов производится, как и в случае ПЗУ.

Микросхемы ЗУПВ большей емкости выпускают уже в составе определенных серий БИС памяти. Часто такие микросхемы имеют временную диаграмму с большим числом регламентированных интервалов, адрес может подаваться по частям, есть микросхемы, требующие регенерации хранимых данных (динамические ОЗУ - раздел 5).

4.3 Сдвигающие регистры

Сдвигающий, или сдвиговый регистр (shift register) это регистр, содержимое которого при подаче управляющего сигнала СДВИГ может сдвигаться в сторону старших или младших разрядов. Схема сдвигающего регистра из цепочки непрозрачных триггеров показана на рис. 8.8, а, а условное обозначение на рис.8.8, б.

Сдвигающий регистр

Пусть на рисунке триггер Q0 - младший , Qm-1 - старший; вход каждого триггера (кроме Q0) подключен к выходу соседнего младшего триггера. Когда на все С входы триггеров поступает активный спад сигнала Shift, выход каждого триггера принимает состояние своего младшего соседа и, таким образом, информация, содержащаяся в регистре, сдвигается на один разряд в сторону старших разрядов, влево. Триггер Q0 принимает при этом состояние последовательного входа DS (data serial). Информация, поступившая на вход DS во время какого-либо такта, появится на выходе Qm-1 через m тактов.

Существенно, что в схеме использованы именно непрозрачные триггеры. Если поставить прозрачные защелки, то при активном уровне сигнала Shift все триггеры становятся прозрачными, и сигнал DS успеет пройти столько триггеров, сколько позволит длительность сигнала Shift .

Часто требуются более сложные регистры: с параллельной синхронной записью информации, реверсивные, с параллельно-последовательной записью. Такие регистры называются универсальными. Примером такого регистра служит ИМС К155ИР11. Регистр может работать в четырех режимах: параллельное занесение данных, сдвиг влево, сдвиг вправо, хранение данных.

Применения сдвиговых регистров очень разнообразны.

В арифметике сдвиг числа на один разряд влево соответствует умножению его на 2, сдвиг вправо - делению пополам.

В аппаратуре передачи данных универсальные регистры преобразуют параллельный код в последовательный и обратно. Передача данных последовательным кодом по сравнению с передачей параллельным существенно экономит число линий связи. Это покупается ценой увеличения времени обмена.



5. Функциональные узлы комбинационного типа: шифраторы, дешифраторы, мультиплексоры и демультиплексоры, цифровые компараторы, сумматоры

Преобразование информации в ЭВМ производится электронными устройствами (логическими схемами) двух классов: комбинационными схемами и последовательностными схемами .

В комбинационных схемах (КС) совокупность выходных сигналов в любой момент времени однозначно определяется входными сигналами, поступающими на входы в тот же момент времени. Закон функционирования КС определен, если задано соответствие между входными и выходными сигналами в виде таблицы или в аналитической форме с использованием логических функций.

Практика проектирования ЦУ показала, что можно выделить несколько типов КС, которые применяются очень часто. Такие схемы экономически целесообразно изготавливать в интегральном исполнении с большим тиражом выпуска. К ним относятся:

преобразователи кодов (ПК);

коммутаторы;

арифметические устройства;

постоянные запоминающие устройства (ПЗУ);

программируемые логические матрицы (ПЛМ).

5.1 Преобразователи кодов (ПК)

В группе наиболее часто применяемой схемой являются дешифраторы.



5.1.1 Дешифраторы

Дешифратором (ДШ) чаще всего называют устройство, преобразующее двоичный код в унарный. Из всех m выходов дешифратора активный уровень имеется только на одном, а именно на том, номер которого равен поданному на вход двоичному числу. На всех остальных выходах ДШ уровни напряжения неактивные. Обычно ДШ имеют инверсные выходы. При этом на выбранном выходе 0, а на всех остальных "1". Унарный код называют еще кодом "1 из m". Условное изображение ДШ с инверсными выходами показано на рис. 7.1,а. О входе Е будет сказано ниже.

Если ДШ имеет n входов, m выходов и использует все возможные наборы входных переменных, то m=2ⁿ . Такой ДШ называют полным.

ДШ используют, когда нужно обращаться к различным ЦУ, и при этом номер устройства - его адрес - представлен двоичным кодом.

Адресные входы ДШ обозначают обычно А0, А1, А2,..А(n-1), где индекс буквы А означает показатель степени 2. Иногда эти входы просто нумеруют в соответствии с весами двоичных разрядов: 1, 2, 4, 8, 16,..2^n-1.

Формально описать работу ДШ можно, задав список функций, обрабатываемых каждым из его выходов. Так для ДШ (рис. 7.2,а)

Реализация этих восьми выражений с помощью восьми трехвходовых ЛЭ 3И-НЕ дает наиболее простой по структуре ДШ, называемый линейным.



Дешифратор "1 из 8" с инверсными выходами

Основной объем оборудования линейного ДШ составляют в общем случае m n-входовых элементов И-НЕ для ДШ с инверсными выходами или m n-входовых элементов И для ДШ с прямыми выходами. Кроме того, требуется n инверторов входных переменных и n буферных инверторов, назначение которых - свести к единице кратность нагрузки, которую представляет ДШ для источника сигнала. Иначе каждый источник будет нагружен на m/2 входов элементов И-НЕ или И.

ДШ с прямыми и инверсными выходами можно построить, соответственно, на ЛЭ ИЛИ-НЕ и ИЛИ. Общее число ЛЭ при этом не изменится.

Дешифраторы обычно имеют разрешающий вход Е (от enable - давать возможность).

Вход Е часто выполняют инверсным, тогда при Е=0 ДШ работает как обычно, а при Е=1 на всех выходах устанавливаются неактивные уровни независимо от поступившего кода адреса.

На рис. 7.2, а показан вариант построения разрешающего входа, когда сигнал Е воздействует непосредственно на все дешифрирующие ЛЭ. Этот вариант требует увеличения на единицу числа входов у дешифрирующих ЛЭ, но не вносит дополнительной задержки. На рис. 7.2, б показан другой вариант, основанный на том, что, как видно из рис. 7.1, б, в ДШ не найдется ни одного дешифрирующего ЛЭ, к которому любая переменная не была бы подключена или в своей прямой, или в инверсной форме. Поэтому если и в прямой, и в инверсной тракты любой входной переменной поставить элементы 2И и завести на них сигнал Е, то при Е=0 будут заперты абсолютно все коньюнкторы, подключенные к выходам. Такой способ экономичен по оборудованию, но увеличивает задержку дешифратора.

5.1.2 Шифраторы

Шифратор выполняет функцию, обратную дешифратору. Классический шифратор имеет m входов и n выходов, и при подаче сигнала на один из входов (обязательно на один, и не более) на выходе появляется двоичный код номера возбужденного входа. Число входов и выходов такого шифратора связано соотношением m=2ⁿ. Шифратор можно использовать, например, для отображения в виде двоичного кода номера нажатой кнопки или положения многозначного переключателя.

5.2 Коммутаторы

5.2.1 Мультиплексоры

Мультиплексор - это функциональный узел, осуществляющий подключение (коммутацию) одного из нескольких входов данных к выходу. С помощью мульти-плексора выполняется временное разделение информации, поступающей по разным каналам.

Мультиплексоры обладают двумя группами входов и одним, реже двумя - взаимодополняющими выходами. Одни входы информационные, а другие служат для управления. К ним относятся адресные и разрешающие (стробирующие) входы. Если мультиплексор имеет n адресных входов, то число информационных входов будет 2 ⁿ. Набор сигналов на адресных входах определяет конкретный информационный вход, который будет соединен в выходным выводом.

Разрешающий (стробирующий ) вход управляет одновременно всеми информационными входами независимо от состояния адресных входов.

Запрещающий сигнал на этом входе блокирует действие всего устройства.

Наличие разрешающего входа расширяет функциональные возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов.

Этот вход используется также для наращивания разрядности мультиплексора.

На рис 7.8 показаны схема и условное обозначение мультиплексора К555КП7.

Схема а) и условное обозначение б) мультиплексора К555КП7

Структура этой микросхемы описывается следующими уравнением:

По функциональным возможностям мультиплексоры являются очень гибкими устройствами и помимо прямого назначения могут выполнять и другие функции.

Из (7.1) при Е=0 следует, что это СДНФ функции У₁ переменных А2, А1 и А0, если х _i как конкретное значение у _i на соотвествующем наборе перемене А2, А1 и А0.

В таблице 7.1 приведены функции: У₁=f₁ (А, В, С) и У₂=f₂(А, В, С, D).

	A	B	C	Y1
A	B	C	D		Y2
0	0	0	0	0	0
0	0	0	1	0	0
0	0	1	0	0	0
0	0	1	1	1	1
0	1	0	0	0	1
0	1	0	1	1	1
0	1	1	0	1	1
0	1	1	1	1	0
1	0	0	0		0
1	0	0	1		1
1	0	1	0		1
1	0	1	1		0
1	1	0	0		0
1	1	0	1		0
1	1	1	0		1
1	1	1	1		0

На рис. 7.9,а показана реализация на мультиплексоре функции У₁. В этом случае х _i равно “0” и “1” для соответствующего набора в табл. 7.1.

На рис. 7.9,б показана реализация функции У_2, где х _i равно 0, 1, D или не D.



Схемы реализации произвольных логических функций на мультиплексорах

У мультиплексоров, выпускаемых в виде ИС, число информационных входов не превышает шестнадцати. Большее число входов обеспечивается путем наращивания. На рис. 7.10, а показано условное обозначение мультиплексора К155КП1 на 16 входов. На рис. 7.10, б показана схема мультиплексора на 32 входа, построенная на двух микросхемах К155КП1.

Мультиплексор К155КП1 а) и 32-входовой мультиплексор б)



5.2.2 Демультиплексоры

Демультиплексор - это функциональный узел, осуществляющий коммутацию информации с одного входа на один из нескольких выходов. Демультиплексоры в виде самостоятельных ИС не изготавливаются, т.к. их функции могут выполняться дешифратором, имеющим хотя бы один вход разрешения, который используется как информационный вход.

Если информационные входы и выходы обоих коммутаторов представляют линии, то такие коммутаторы называют линейными. Если же входы и выходы - шины, то получим шинные мультиплексоры и демультиплексоры.

5.3 Арифметические устройства

Комбинационные устройства, которые рассматривались до сих пор, выполняют логические функции. Входные и выходные сигналы высокого и низкого уровня оцениваются соответственно как логическая “1” и логический “0”.

Дискретная техника оперирует и другим классом устройств, назначение которых состоит в выполнении арифметических действий с двоичными числами.

Особенность арифметических устройств состоит в том, что сигналам приписываются не логические, а арифметические значения 1 и 0 и действия над ними подчиняются законам двоичной арифметики. Для описания их работы также удобно пользоваться таблицами истинности.

Важнейшая из арифметических операций - сложение (суммирование). Помимо прямого назначения она используется и при других операциях: вычитание - это сложение, в котором вычитаемое вводится в обратном или дополнительном коде, а умножение и деление - это последовательное сложение и вычитание. К арифметическим устройствам относят также узлы, выполняющие специальные операции, как то: сравнение двух чисел и выявление четности заданных чисел (определение паритета).

5.3.1 Сумматоры

Простейшим суммирующим элементом является полусумматор. Он имеет два входа А и В и два выхода: S (cумма ) и P (перенос) (рис. 7.11,а).

Суммирующие элементы

Обозначением полусумматора служат буквы НS (Нalf Sum). Его работа описывается уравнениями

Процедуру сложения двух n - разрядных двоичных чисел можно представить следующим образом. Сложение цифр А0 и В0 младшего разряда дает бит суммы S0 и бит переноса P1. В следующем разряде производится сложение цифр А1, В1, и Р1, которое формирует бит суммы S1 и перенос Р2.

Полный одноразрядный сумматор имеет три входа (рис.7.11,б): два для слагаемых А и В и один для сигнала переноса с предыдущего разряда.

На рис. 7.12 показана схема, поясняющая принцип действия n- разрядного сумматора с последовательным переносом. Число сумматоров здесь равно числу разрядов. Выход переноса Р каждого сумматора соединен со входом переноса следующего, более старшего разряда. На входе переноса сумматора младших разрядов установлен “0”, так как сигнал переноса сюда не поступает.



Сумматор с последовательным переносом

Слагаемые А _i и B_i складываются во всех разрядах одновременно, а перенос Р поступает с окончанием операции сложения в предыдущем разряде.

Быстродействие многоразрядных сумматоров подобного вида ограничено задержкой переноса, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно по всей схеме.

Время переноса можно уменьшить, вводя параллельный перенос, для чего применяют специальные узлы - блоки ускоренного переноса. Они имеют достаточно сложную схему даже для n = 4 и с увеличением числа разрядов сложность настолько возрастает, что изготовление их становится нецелесообразно.

В виде отдельных микросхем выпускаются одноразрядные, двухразрядные и четырехразрядные сумматоры. В семействе ТТЛ это микросхемы соответственно К155ИМ1, ИМ2 и ИМ3.

5.3.2 Цифровые компараторы

Цифровые компараторы (от compare - сравнивать) выполняют сравнение двух чисел, заданных в двоичном ( двоично-десятичном ) коде.

Простейшие компараторы формируют на выходе однобитовый сигнал равенства - “1” или неравенства - “0” двух чисел. Более сложные компараторы в случае неравенства определяют, которое из чисел больше.

Пример. Построить на ЛЭ схему сравнения на равенство двух 8-разрядных чисел.

Особенность задачи в том, что для ее решения практически невозможно построить таблицу: число строк в ней будет 2⁽⁸⁺⁸⁾ = 65536. Подобные задачи решают иначе - методом декомпозиции задачи - разбиения ее на более мелкие подзадачи.

Примером компаратора, определяющего знак неравенства, может служить 4-разрядная микросхема К555СП1. Она имеет три выхода: ”A>B”, “А=В” и “A<B”, и в зависимости от соотношения А и В активный уровень появляется на одном из этих выходов. Входы “>”,”<”,”=” служат для наращивания разрядности.



6. Цифровые счетчики. Двоично-кодированные счетчики. Распределители каналов для управления каналами связи

Цифровым счетчиком импульсов называют устройство, реализующее счет числа входных импульсов и фиксирующее это число в какомлибо коде.

Обычно счетчики строят на основе триггеров, поэтому счет импульсов ведется в двоичной системе счисления.

6.1 Двоичный трехразрядный цифровой счетчик импульсов

Функциональная схема простейшего двоичного трехразрядного цифрового счетчика импульсов приведена на рисунке 19.1а. Счетчик состоит из трех последовательно соединенных Т триггеров, имеющих вход для установки в состояние «0».

На рисунке 6.1 б показаны временные диаграммы счетчика. Таблица 6.1 иллюстрирует состояние триггеров. Если в исходном положении все триггеры были в состоянии «0», то по окончании первого входного импульса триггер T₁ перейдет в состояние «1» (). По окончании второго входного импульса триггер T₁ переходит в состояние «0» (). По окончании импульса триггер T₂ переходит в состояние «1» () и т.д. После восьмого входного импульса все триггеры переходят в состояние «0» и счет повторяется.

Размещено на http://www.allbest.ru/



Номер входного импульса	Состояние триггеров T3 T2 T1	Номер входного импульса	Состояние триггеров T3 T2 T1
0	0 0 0	5	1 0 1
1	0 0 1	6	1 1 0
2	0 1 0	7	1 1 1
3	0 1 1	8	0 0 0
4	1 0 0

Общее число возможных состояний (модуль) счетчика определяют числом триггеров : . В нашем случае .

Условное обозначение счетчика по схеме 6.1а, приведено на рисунке 6.1 в: CT2 означает двоичный счетчик; выходы 1, 2, 4 обозначения двоичных разрядов, соответствующих выходам , , схемы 6.1а; С₁ счетный вход; R установка нуля.

6.2 Десятичный цифровой счетчик

Для получения счетчика, работающего в другом коде, например десятичном, применяют обратные связи. На рисунке 6.2а приведена функциональная схема десятичного (декадного) счетчика импульсов на четырех триггерах, а на рисунке 6.2б его условное обозначение. С выхода триггера T₄ сигналы обратной связи поступают на входы триггеров T₂, T₃ . Благодаря этому после поступления на вход счетчика восьмого импульса на выходе триггера T₄ появляется сигнал «1», который переводит триггеры T₂, T₃ из состояния «0» в состояние «1» (таблица 6.2).

Размещено на http://www.allbest.ru/



Девятый импульс переводит триггер T₁ в состояние «1», и все триггеры оказываются в состоянии «1». Десятый импульс переводит все триггеры в состояние «0», и счет начинается снова. Используя обратные связи, можно построить счетчик, работающий в системе счисления с любым основанием. Рассмотренные счетчики выполняют операцию суммирования числа импульсов, поступивших на вход, поэтому их называют суммирующими. Для построения вычитающего счетчика можно соединять последовательно не прямые, а инверсные выходы триггеров. Счетчики, выполняющие операции сложения и вычитания, называют реверсивными. Обычно они имеют два входа: сложения и вычитания.

Описанные счетчики относятся к последовательным (асинхронным), у которых импульсы поступают только на вход триггера первого разряда, а каждый последующий триггер управляется выходным сигналом предыдущего. Для повышения быстродействия применяют параллельные (синхронные) счетчики.

Номер входного импульса	Состояние триггеров T4 T3 T2 T1	Номер входного импульса	Состояние триггеров T4 T3 T2 T1
0	0 0 0 0	6	0 1 1 0
1	0 0 0 1	7	0 1 1 1
2	0 0 1 0	8	1 0(1) 0(1) 0
3	0 0 1 1
4 5	0 1 0 0 0 1 0 1	9 10	1 1 1 1 0 0 0 0

Счетчики выполняют в виде интегральных микросхем, например К176ИЕ1 (шестиразрядный двоичный счетчик), К176ИЕ2 (пятиразрядный счетчик), К155ИЕ4 (счетчикделитель на 12).

Цифровые счетчики импульсов применяют для счета числа импульсов либо для деления числа импульсов. Счет числа импульсов, поступающих на вход с высокой частотой, необходим в вычислительной технике, автоматике, информационно-измерительной технике (цифровые измерительные приборы), ядерной физике (счетчики элементарных частиц).



7. Постоянные ЗУ. Запоминающие устройства типа: ROM (M), PROM, EPROM, EEPROM. ФЛЭШ - память

Постоянные запоминающие устройства (ПЗУ) применяются для хранения неизменных программ и таблиц данных. Международное обозначение ПЗУ - ROM (Read Only Memory) - память только для считывания.

При массовом выпуске систем ПЗУ для них целесообразно програмировать в процессе их изготовления. Это так называемые “масочные” ПЗУ. Для применения в разрабатываемых системах и малосерийном производстве более удобны программируемые ПЗУ (ППЗУ), информацию в которые заносит сам пользователь с помощью специального устройства - программатора. При разработке какой-либо системы можно быстро изменить программу, если в ней были обнаружены ошибки, и занести ее новое ПЗУ. К сожалению, исходное ПЗУ при этом оказывается непригодным для дальнейшего использования, т.к. записанную в него (“проженную”) программу исправить невозможно. Чтобы не выбрасывать ПЗУ после каждого изменения в программе, было разработано стираемое ПЗУ (СППЗУ), в котором для стирания записанной информации используется интенсивное ультрафиалетовое (УФ) излучение. Существуют электрически программируемые ПЗУ (ЭППЗУ) с записью и стиранием информации с помощью электрических сигналов. К ним относятся появившиеся в последние годы ФЛЭШ ПЗУ (от англ. FLASH - вспышка, мгновение), которые можно перепрограммировать непосредственно в самой системе.

7.1 Параметры ПЗУ

Основным параметром микросхемы ПЗУ является организация, которая указывается в виде произведения двух сомножителей m х p, где m - количество ячеек, а p - разрядность ячейки. Этот параметр более информативный, чем объем ПЗУ в битах. Очевидно, с точки зрения разработчика БИС ПЗУ с организацией, например, 1Kх16, 2Kх8, 4Kх4, 16Kх1 - это совершенно разные схемы, хотя объем каждой из этих БИС 16K бит. Количество ячеек ПЗУ - m определяет количество адресных линий - n : m=2ⁿ или n=log₂m. У перечисленных выше БИС число адресных линий соответственно будет: 10, 11, 12, 14.

Быстродействие ПЗУ определяется временем выборки, т.е. временем с момента подачи адреса до момента появления на выходе БИС достоверной информации из ячейки, адрес которой подан на адресные входы. Время выборки современных БИС ПЗУ от десятков до сотен наносекунд.

Потребляемая мощность БИС ПЗУ составляет десятки - сотни милливатт.

Выходные линии данных БИС при отсутствии разрешающего сигнала на входе OE (Output Enable) находятся в третьем состоянии, т.е. отключены от шины данных.

7.2 Построение блоков памяти на БИС ПЗУ

При проектировании вычислительных систем могут возникнуть различные ситуации в зависимости от требуемой организации блока ПЗУ системы и имеющихся в наличии БИС ПЗУ.

Обозначим через M х P организацию блока, а организацию БИС через m х p. Тогда три возможные ситуации можно описать так:

M<=m, P<=p;

M<m, P<=p;

M>p, P>p;



В первом случае блок состоит из одной БИС и единственная задача при этом - разместить блок ПЗУ в заданом месте адресного пространства системы.

Пример 7.1. Построить блок ПЗУ с организацией 2K*8 и начальным адресом Aнач = = 0000H на БИС ПЗУ 2K*8 для системы с 16 разрядной шиной адреса (n=16).

Для облегчения построения логики выбора блока напишем в двоичной системе счисления начальный Aнач и конечный Aкон адреса блока:

	A15	A14	A13	A12	A11	A10	A9	A8	A7	A6	A5	A4	A3	A2	A1	A0
Aнач.	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0000H
Aкон.	0	0	0	0	0	1	1	1	1	1	1	1	1	1	1	1	07FFH

Очевидно старшие пять разрядов адреса A15-A11 являются одинаковыми для всех 2048 ячеек блока. Они и определяют место блока в адресном пространстве. При n = 16 адресное пространство равно 64K и блок с организацией 2K х 8 может быть размещен в нем на 32 различных местах. Кроме пяти старших разрядов адреса логика выбора должна контролировать сигнал чтения памяти MR (Memory Read) на шине управления. Активный уровень этого сигнала “0”.

Одна из возможных схем для этого случая показана на рис. 7.15, а.

Пример 7.2 Построить блок ПЗУ с организацией 16K*8 и Aнач = 8000H на БИС ПЗУ 2K*8 всистеме с n = 16.

	A15	A14	A13	A12	A11	A10	A9	A8	A7	A6	A5	A4	A3	A2	A1	A0
Aнач.	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	8000H
Aкон.	1	0	1	1	0	1	1	1	1	1	1	1	1	1	1	1	BFFFH

В этом случае блок можно разместить четырьмя различными способами и его место определяется разрядами A15 и A14.

Очевидно блок будет состоять из 8 БИС 2K х 8 и для того, чтобы обратиться к конкретной ячейке надо обеспечить выбор блока разрядами A15, A14, выбор одной из восьми БИС разрядами A13, A12, A11 и наконец выбор ячейки в выбраной БИС разрядами A10, A9, …, A0.

Одна из возможных схем для этого случая показана на рис. 7.16.

Блок ПЗУ для примера 7.1



Блок ПЗУ для примера 7.2

Построить блок ПЗУ с организацией 8K*16 и Aнач = C000H на БИС ПЗУ 2K*8 в системе с n = 16.

В этом случае сначала строится секция (страница) блока с рарядностью равной размерности блока и количеством ячеек равным количеству ячеек БИС ПЗУ, т.е. 2K*16 из двух 2K*8. После этого задача решается как в примере 7.2, если рассматривать страницу как новую БИС.

7.3 Применение ПЗУ для реализации произвольных логических функций

Одно из интересных применений ПЗУ - реализация произвольных логических функций. Для этого входные переменные подаются на адресные входы , а в соответствующие ячейки ПЗУ записываются значения функций . Так на ПЗУ с организацией 2K*8 можно реализовать восемь функций от десяти и менее аргументов , причем не требуется минимизировать функции . Сводная таблица истинности заданных функций и является картой заполнения ПЗУ .

Использовать ПЗУ целесообразно, когда преобразованию подлежат почти все комбинации входных переменных, а общее число переменных больше шести - восьми. Если в заданных для реализации функциях используется сравнительно малая доля всех возможных входных комбинаций, то рациональнее применять программируемые логические матрицы (ПЛМ) .



8. Аналого-цифровые и цифро - аналоговые преобразователи. Аналоговые мультиплексоры и компараторы

В тех случаях, когда требуется последовательно опросить логические состояния многих устройств и передать их на один выход, применяют устройство, называемое мультиплексором.

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

8.1 Компараторы

Многие устройства импульсной и цифровой техники успешно выполняются на опереционных усилителях. Здесь рассмотрены некоторые распространенные импульсные устройства на основе операционных усилителей. Компаратором называют устройство, предназначенное для сравнения двух напряжений.



Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Компаратор изменяет уровень выходного напряжения, когда уровни непрерывно изменяющихся входных сигналов становятся равными. На рисунке 25.1а изображена схема простейшего компаратора на операционном усилителе для сравнения напряжений одного знака. Выходное напряжение.

На рисунке 25.1б приведена передаточная характеристика компаратора, а на рисунке 25.1в его условное обозначение. Благодаря высокому коэффициенту усиления К компаратор переключается при очень малой разности входных напряжений .

Если требуется сравнить по значению достаточно большие входные напряжения разных знаков, применяют схему рисунок 25.2. Компаратор срабатывает при равенстве нулю потенциала точки а. При этом



Размещено на http://www.allbest.ru/

Компараторы выпускаются в виде микросхем, например К597СА1, или 521СА4.

8.2 Триггеры Шмитта

Компаратор, уровни включения и выключения которого не совпадают, называют триггером Шмитта (пороговым элементом).

Разница в уровнях называется гистерезисом переключения. Триггер Шмитта может быть построен на двух транзисторных каскадах усиления, охваченных положительной обратной связью, или на компараторе с положительной обратной связью. На рисунке 25.3а,б, в приведены схема, передаточная характеристика и условное обозначение инвертирующего триггера Шмитта.

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/



Если к инвертирующему входу приложено достаточно большое отрицательное напряжение U_вх , то выходное напряжение компаратора

U_вых = U_вых,max. При этом напряжение прямого входа:

,

Если увеличить U_вх , то U_вых не изменится до тех пор, пока U_вх < . При U_вх= выходное напряжение за счет действия положительной обратной связи изменяется скачком до U_выхmin, а напряжение прямого входа до

= U_вкл.

Если теперь уменьшить U_вх то U_вых изменится только при U_вх = ,

.

Для того, чтобы триггер имел два устойчивых состояния, необходимо выполнить условие , где - коэффициент усиления операционного усилителя; - коэффициент обратной связи.

Триггеры Шмитта выпускаются в виде микросхем, например К155ТЛ1 (два триггера Шмитта с элементами И на входе).

Размещено на Allbest.ru

...