Шифраторы и дешифраторы

Размещено на http://www.allbest.ru/

Шифраторы и дешифраторы

Процесс обработки сигналов с помощью электронных устройств часто начинается с кодирования этих сигналов. В цифровых устройствах, в том числе в ЭВМ, используются двоичные и двоично-десятичные коды, в которых сигналы представляются в виде логических 0 и 1. Двоичную цифру, принимающую значение 0 или 1, называют битом.

Шифратор, или кодер, - это устройство, осуществляющее кодирование сигналов. На рис 1 приведена схема матричного шифратора, с помощью которого можно осуществить кодирование любой десятичной цифры от 0 до 9 в соответствующее ей четырехразрядное двоичное число. Кодирование осуществляется нажатием кнопок, соответствующих десятичным цифрам. Например, при нажатии кнопки 9 к источнику питания E через два нижних (по схеме) диода оказываются подключенными две крайние вертикальные шины 2³ и 2 ⁰.На двух средних вертикальных шинах 2²и 2¹ при этом напряжение равно нулю.

Дешифратором называют устройство, служащее для преобразования кода числа на входе (или комбинация входных сигналов) в сигнал на определенном выходе. Условное графическое обозначение дешифратора показано на рис. 2.

Если при n входах (где n- число разрядов двоичного числа) дешифратор имеет m=2ⁿ выходов, то такой дешифратор называется полным. При 2^n-1 ‹ m ‹ 2ⁿ дешифратор называется неполным или частичным.

Обычно входы дешифратора подключаются к выходам разрядов регистра или счетчика, на которых формируется код числа.

Правила работы дешифратора на три входа x₁, x₂ и x₃ можно представить в табл. 1.

Количество выходов такого дешифратора m=2³=8 (y₀, y₂, y₃…y₇).Сигнал на том или ином выходе дешифратора появляется только при вполне определенном наборе входных сигналов. Состояние каждого выхода определяется переключательными функциями, представленными в последнем столбце табл. 1.

Каждая из этих функций может быть реализована трехвходовым логическим элементом И, как показано, на рис. 3(а). Прямые и инверсные значения входных переменных поступают на дешифратор непосредственно с прямых и инверсных выходов регистра или счетчика, в которых записан код числа. В зависимости от этого кода появляется логическая 1 на соответствующем выходе. Если, например, x₁=0 (x₁-старший разряд), а x2=x3=1, то логическая 1 образуется только на выходе y₃, так как при этом переключательная функция x₁x₂x₃=1, а все остальные равны 0.

Рассмотренный дешифратор называется одноступенчатым или линейным. Его достоинством является высокое быстродействие, определяемое временем задержки сигнала в одном элементе И, а недостатком-значительное число входов ЛЭ и высокие требования к нагрузочной способности элементов входного регистра (коэффициент разветвления по выходу триггера каждого разряда равен половине числа элементов И). Так как коэффициент разветвления большинства базовых ЛЭ ИМС не превышает восьми, то максимальная разрядность дешифрируемых чисел для линейных дешифраторов без принятия специальных мер не превышает n=4…8.

Усовершенствование структуры дешифраторов возможно за счет каскадного объединения отдельных входов. Такие дешифраторы называются многоступенчатыми.

К ним относятся пирамидальные и матричные, или прямоугольные.

Схема пирамидального трехвходового дешифратора приведена на рис. 3(б). Значения y₀,y₁….y₇, определяются теми же преключательными функциями, что и в линейном дешифраторе, однако вместо трехвходовых в пирамидальном дешифраторе используются двухвходовые ЛЭ. При большем числе входных переменных увеличивается число ступеней, или каскадов, дешифратора.

В матричном дешифраторе дешифрируемое слово разбивается на несколько подслов, которые, дешифрируются на линейных дешифраторах. Выходы линейных дешифраторов служат входами следующей ступени дешифратора с десятью входами n=10 и m=2¹⁰=1024 выходами показан на рис. 4.

Дешифраторы применяются в устройствах управления ЦВМ, для преобразования параллельного кода в последовательный, построения распределителей импульсов по различным цепям и т.п.

Недостатком статистического метода управления сегментными люминисцентными индикаторами является резкое увеличение колличества ключей при увеличении разрядности индицируемого числа. Такой способ экономически приемлем, если число разрядов не превышает 3. При большом числе разрядов используется мультиплексный метод управления.

Мультиплексоры и демультиплексоры

Мультиплексор представляет собой логическое устройство, используемое для последовательного опроса логических состояний большого числа переменных и передачи их на один выход. На рис. 5 приведена схема мультиплексора на 4 выхода.

Входы a₀ и a₁ являются адресными переменными.Их значение определяет одну из переменных х₀, х₁, х₂ или х₃ , передаваемую на выход y:

у=х₀+х₁+х₂+х₃.

Например, если а₀ =1 и а₁=0(адрес 01), то на выход передается переменная х, так как при этом

у=1 0 х₀ +1 1 х₁+ 1 0 х₂+ 0 1 х₃ =х₁.

Числа соединяемых с выходом входов может быть значительно увеличено, причем при 2? коммутируемых входах потребуется всего n адресных входов.

При одном адресном вход выход можно коммутировать с одной из двух переменных х₀ и х₁ (рис.6, а). В этом случае мультиплексор выполняет роль управляемого переключателя (рис. 6, б)

Устройство, предназначенное для посылки входного сигнала в ту или иную электрическую цепь (в тот или иной адрес), называется демультиплексором. Схема демультиплексора на 4 выхода приведена на рис. 7. Появление переменной х на выходах у₀,у₁,у₂ или у₃ определяется значением адресных переменных а1 и а0 .Например если а₀=а₁=1, то переменная х появится на выходе у₃, так как при этом у₃ =а₁а₀х=1 1 х=х.

Устройства сдвига и сравнения кодов чисел

Сдвиг кода числа вправо или влево используется при выполнении различных математических операций. В сдвигающем регистре операцию сдвига можно выполнять лишь после того, как все число будет записано в регистр. Применение мультиплексоров значительно упрощает осуществление операции сдвига , так как при этом не требуется специального управляющего устройства, используемого для введения числа в регистр.

Схема комбинационного устройства сдвига на мультиплексорных приведена на рис. 8.

Прохождения разрядов числа х₃х₂х₁х₀х_₁х_₂х_₃ на выходы у₃, у₂, у₁ и у₀ мультиплексоров определяются состояниями a₀ и a₁ адресных входов. Если а₀=а₁=0, то на выходы мультиплексоров поступают разряды с нулевых входов, т.е. у₃=х₃, у₂=х₂, у₁=х₁, у₀=х₀.При а₁=0 и а₀=1(код адреса 01) на выходы мультиплексоров поступают разряды с первых входов, т.е. у₃=х₂, у₂=х₁, у₁-х₀, у₀=х _-1, что соответствует сдвигу двоичного кода числа на один разряд влево. Если а₁=а₀=1, то у₃=х₀, у₂=х _-1, у₁=х_-2 и у₀=х _-3, что соответствует сдвигу влево на три разряда. Чтобы при сдвиге влево не происходила потеря старших разрядов, перед первым мультиплексором нужно подключить такое же устройство на мультиплексорах.

Сравнение двух чисел осуществляют с помощью сравнивающих аппаратов. На выходе компаратора появляется логическая единица, если сравниваемые двоичные числа А и В равны. Если они н е равны, то на выходе будет логический нуль.

Для определения равенства двух переменных х₁ и х₂ используется логический элемент, состояния которого определяются табл..2. В соответствии с табл. 2 у= +х₁х_2.

Такой ЛЭ называют ИСКЛЮЧАЮЩИМ ИЛИ - НЕ. Его реализация на логических элементах НЕ, И и ИЛИ показана на рис.9 а, а на рис 9 б, дано условное обозначение.

Если сравниваемые переменные имеют несколько разрядов, то подобным образом осуществляется по разрядное сравнение и схема компаратора примет вид, приведенный ниже на рис 10 а.

В случае, если при сравнении двух переменных а и b требуется установить не только их равенство или неравенство, но и указать, какая из них больше, используется схема, приведенная на рис. 10 б.

Сумматоры

Сумматором называют устройство, выполняющее операцию сложения цифровых кодов двух чисел. Сумматоры входят в состав арифмитического устройства (АУ) ЭВМ. В АУ, кроме того, входят устройства, осуществляющие умножение и деление цифровых кодов чисел, однако и они содержат суммирующие устройства.

По принятой в ЭВМ системе счисления и кодирования сумматоры делятся на двоичные, дясятичные, двоично-десятичные и д.р.

По способу организации суммирования суматоры могут быть комбинационные, в которых результат суммирования не запоминается, и накапливающие (с запоминанием результата суммирования).

По способу выполнения операций сумматоры подразделяются на последовательные, параллельные и параллельно-последовательные. В последовательных сумматорах суммирование осуществляется последовательно от младших разрядов к старшим, а в параллельных суммирование одноименных разрядов происходит одновременно. В параллельно-последовательных сумматорах суммируемые многоразрядные числа разбиваются на группы, в которых производится параллельное по разрядное суммирование, а полученные при этом частичные суммы складываются последовательно.

Неполный сумматор. Простейшим является одно разрядный двоичный сумматор на два входа, работа которого отражена в табл. 3. Так как при сложении двух одно разрядных чисел, каждое из которых равно 1, формируется единица переноса в старший разряд, то сумматор должен иметь два выхода: один - для формирования частичной суммы, относящейся к данному разряду, второй - для формирования переноса в старший разряд. Состояние такого сумматора при сложении двух одно разрядных двоичных чисел а⁰ и b⁰ приведены в табл. 3. Здесь S₀ - частичная сумма; P₁ - сигнал переноса.

На основании табл. 3 легко получить логические выражения для S₀ и P_1: S₀₌a₀b₀ + a₀b_0, P₁=a₀b₀, из которых следует, что формирование переноса осуществляется с помощью функции И, а частичной суммы - с помощью функции неравнозначности (рис.11, а).

В данном одно разрядном сумматоре не учитывается перенос из младшего разряда, и его называют неполным, или полусумматором. Условное изображение полусумматора дано на рис 11, б.

Полный сумматор. С учетом переноса из младшего разряда полный сумматор должен иметь три входа: два входа для первого и второго слагаемых и один - для цифры переноса из младшего разряда. Полный сумматор можно составить из двух полусумматоров (рис. 12, а). Правила его работы приведены в табл. 4, а условное изображение - на рис. 12, б.

При сложении двух многоразрядных чисел на каждый разряд, кроме младшего, необходимо иметь полный сумматор. На рис. 13 приведена схема сумматора, предназначенного для сложения двух четырехразрядных чисел А и В с последовательным переносом. Если для младшего разряда используется полный сумматор, то появляется возможность наращивания разрядов сумматора, тем самым осуществлять суммирование двоичных чисел с большим количеством разрядов.

Недостатком рассмотренного четырехразрядного сумматора с последовательным переносом является малая скорость выполнения операции суммирования: сигнал переноса P₂ устанавливается лишь после установки правильного значения переноса P_1, P₃ -после установки правильного значения P₂ и сигнал P₄ - после установки правильного значения P₃. Для повышения эффективности быстродействия при сложении многоразрядных чисел применяются сумматоры с параллельным переносом, в которых все сигналы переноса вычисляются непосредственно по значениям входных переменных.

Сумматоры в интегральном исполнении имеются в сериях К155 и КМ155 (К155ИМ1, КМ155ИМ1 - одно разрядные полные сумматоры; К155ИМ2, КМ155ИМ2 - двух разрядные полные сумматоры; К155ИМ3 КМ155ИМ3 - четырехразрядные сумматоры), в серии К176 (К176ИМ1 - четырехразрядный полный сумматор) и некоторых других.

Типы запоминающих устройств и их основные характеристики

Запоминающие устройства (ЗУ) ЭВМ предназначены для хранения, записи и выдачи информации, необходимой для решения задач ЭВМ. Такой информацией могут быть исходные данные, программы решения задач, различные константы, промежуточные и конечные результаты вычислений и др.

Записываемая, хранимая и считываемая информация представляется в виде слов или слогов в двоичном коде. Каждое слово или слог располагается в ячейке памяти (ЯП), состоящей из запоминающих элементов(ЗЭ). Один ЗЭ может хранить число от 0 или 1. Про такой ЗЭ говорят, что он обладает емкостью в один бит. Если в ячейке памяти имеется N запоминающих элементов, то ее емкость составляет N бит. Число запоминающих элементов в ЯП определяет разновидность ЯП и разрядность записываемого в нее слова. Восьми разрядное, или восьми битовое, слово называют байтом.

Операцию извлечения из ЗУ хранимого слова называют считыванием информации, а операцию записи в ячейке памяти ЗУ нового слова - записью информации.

Часто запись и считывание информации называют обращением к ЗУ. Для обращения к той или иной ячейке памяти каждая ЯП имеет свой адрес, или номер. Такие ЗУ называются адресными. По способу доступа к необходимой ЯП различают ЗУ с последовательным, циклическим и произвольным доступом.

Кроме адресных, существуют еще и безадресные запоминающие устройства, в которых обращение к заданным ЯП осуществляется по специальным (ассоциативным) признакам слов, хранимых в памяти ЭВМ.

Конструктивно ЯП объединяют в устройство, называемое блоком памяти (БП). Общее число ЯП составляет емкость ЗУ.

Емкость ЗУ является одним из его важнейших параметров. Она выражается в битах и определяется как произведение количества имеющихся в ЗУ ячеек памяти на их разрядность. Иногда емкость ЗУ выражается в байтах или словах.

Другим важным параметром ЗУ является их быстродействие. Под быстродействием ЗУ понимают время, затрачиваемое на одно обращение к памяти ЭВМ для записи или считывания информации. Быстродействие ЗУ определяет скорость вычислительных процессов и, следовательно, производительность всей ЭВМ.

Увеличение емкости ЗУ сопровождается снижением быстродействия ЭВМ. Поэтому запоминающие устройства современных ЭВМ строятся по иерархическому принципу, согласно которому память ЭВМ состоит из совокупности ЗУ с различной емкостью и быстродействием (рис. 13). Среди них можно выделить следующие:

Сверхоперативные ЗУ (СОЗУ), период обращения которых составляет десятые или сотые доли микросекунды, а емкость - от 10² до 10⁵ бит;

Оперативные ЗУ (ОЗУ), у которых период обращения составляет 0,5…10 мкс, а емкость 10⁴…10⁶ бит. ОЗУ используется для хранения программ вычислений и данных, используемых для вычисления;

Постоянные ЗУ (ПЗУ) с периодом обращения 0,1…10 мкс и емкостью 10⁴…10⁷ бит. В ПЗУ информация записывается при их изготовлении и в дальнейшем не изменяется. В качестве записанной в ПЗУ информации могут быть различные константы, таблицы функций, постоянно используемые программы и подпрограммы;

Внешние ЗУ, имеющие период обращения от десятков миллисекунд до десятков и сотен секунд и емкость 10⁶…10¹⁰ бит. ВЗУ используется для хранения больших массивов информации, которые непосредственно в вычислительном процессе не используются и при необходимости передаются в ОЗУ через буферные ЗУ;

Буферные ЗУ(БЗУ) используются в качестве промежуточного устройства памяти, через которое осуществляется обмен информацией между ОЗУ и ВЗУ. Период обращения БЗУ составляет от единиц микросекунд до десятков и сотен миллисекунд, а емкость - 10⁵…10⁸ бит.

Для построения ЗУ должна использоваться среда, элементы которой имеют два или более состояний устойчивого равновесия. В ЭВМ первого и второго поколений в запоминающих устройствах широко использовались ферритовые сердечники. Для образования блоков памяти, состоящих из ячеек на ферритовых сердечниках, требовались довольно сложные и трудоемкие операции по прошивке сердечников.

Однако главным недостатком ЗУ на ферритовых сердечниках является значительное время обращения, превышающее 0,5 мкс, что ограничивает быстродействие ЭВМ. С развитием микроэлектроники появилась возможность в качестве запоминающего элемента использовать интегральные биполярные и МДП-транзисторы, транзисторы с инжекционным питанием, приборы с зарядовой связью.

кодирование сигнал электронный дешифратор

Размещено на Allbest.ru