Построение микропроцессорной системы

2

Размещено на http://www.allbest.ru/

Задание на проектирование

Необходимо спроектировать микропроцессорную систему на базе МП КР1810ВМ85 со следующими характеристиками:

ОЗУ	256K, организация 256K x 1
ПЗУ	512К, FLASH
Контроль на четность ОЗУ	Есть
Контроллер динамического ОЗУ	Есть
Количество цифровых входов	16
Количество цифровых выходов	24
Система прерываний	Аппаратная (2 контроллера прерываний) с циклическими приоритетами
Контроллер ПДП	Один
Последовательный канал	Два. Интерфейс RS-232C
Таймер	Два
Организация ввода/вывода	Программный, ввод/вывод по прерываниям, ПДП
Параллельный интерфейс	Centronics
Аналоговый вывод	ЦАП 12р, 4 канала
Аналоговый ввод	АЦП 8р, 4 канала

Аннотация

Разработке подлежит микропроцессорная система на базе микропроцессора КР1810ВМ85, ориентированная на обработку цифровых и аналоговых данных с возможностью ввода/вывода данных посредством последовательного и параллельного канала. Система предусматривает обмен с внешними устройствами (ВУ) как программным способом, так и посредством прерываний и прямого доступа к памяти.

Оглавление

• ВВЕДЕНИЕ
• 1. Структурная схема МП
• 2. Центральный процессор
• 3. Системные шины
• 4. Схема начальной установки и формирование сигналов выбора устройств
• 5. Подсистема памяти
• 6. Блок ДОЗУ
• 7. Блок ПЗУ
• 8. Система ввода/вывода
• 9. Система прерываний
• 10. Канал ПДП
• 11. Последовательный канал
• 12. Параллельный интерфейс
• 13. Аналоговые каналы
• 14. Программируемый интервальный таймер
• 15. Организация цифровых линий ввода-вывода
• СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ
• ПРИЛОЖЕНИЯ
• ВВЕДЕНИЕ

Микропроцессор КР1810ВМ85 является устаревшим, но вполне пригоден для проектирования на его основе учебных микропроцессорных систем. Комплект микросхем 580 серии является достаточно развитым и является классическим. Именно поэтому проектируемая система была разработана на этой серии микросхем.

МПС представляет собой совокупность узлов, реализующих различные функции, связанные между собой магистралью, посредством которой происходит обмен информацией. В такой системе выделяются следующие основные элементы:

центральный процессор;

дешифратор адреса, формирующий сигналы выборки системных устройств МПС;

устройство памяти для хранения программ и массивов данных , включающее в себя ОЗУ и ПЗУ;

устройства ввода - вывода , служащие для обмена информацией с ВУ.

для формирования временных интервалов используется программируемый интервальный таймер.

• 1. Структурная схема МП

Схема МП системы имеет открытую архитектуру. Структурная схема выглядит следующим образом:

2

Размещено на http://www.allbest.ru/

• 2. Центральный процессор

Центральный процессор выполнен на базе МП КР1810ВМ85 и предназначен для выполнения следующих функций:

Вычисление адресов операндов и команд;

Содержательная обработка операндов;

Обмен информацией с другими устройствами;

• 3. Системные шины

МП система состоит из подсистем, взаимосвязь которых обеспечивается посредством трех системных магистралей: шины данных, шины адреса и шины управления.

Особенностью ЦП К1810ВМ85 является совмещенная шина адреса и данных. Для разделения 8 младших разрядов адреса и байта данных в регистре DD7, подключенном к шине AD0-AD7, по сигналу в DD12 фиксируется младший байт адреса, который вместе со старшим байтом с выходов А8-А15 МП формирует полную 16 - разрядную шину адреса. Буферные регистры DD3 и DD2 обеспечивают буферизацию шины адреса и шины данных соответственно.

Сигналы управления чтением/записью в память (,) и чтения/записи устройств ВВ ) вырабатываются простой комбинационной схемой (DD6, DD19), буферизируются DD13 и подключаются к шине управления.

Все буферные регистры, подключенные к выводам процессора, управляются контроллером ПДП (DD20) и отключаются от системных магистралей в циклах ПДП.

• 4. Схема начальной установки и формирование сигналов выбора устройств (CS)

Для приведения МП в исходное состояние служит схема начальной установки. Сигнал сброса формируется при выключении питания и от кнопки, параллельно RC-цепочке R3 С8.

Для дешифрации адресов периферийных устройств используется интегральная схема дешифратора 4-х разрядного двоичного кода в активный низкий уровень на одной из 16 выходных линий К1533ИД3 (DD4). На входы дешифратора подаются линии ША А4-А7. Микросхема имеет специальные входы Е1 и Е2, которые разрешают выдачу выходных сигналов. На Е1 и Е2 подается .

• 5. Подсистема памяти

Подсистема памяти состоит из блоков ОЗУ, ПЗУ, блока выбора страниц и контроллера динамического ОЗУ, выполненного на дискретных элементах.

Все пространство памяти логически можно представить следующим образом:

Все адресное пространство процессора (64К) разделено на две страницы по 32К. Причем первая страница (36 Кб) есть первая страница ПЗУ. Нахождении ПЗУ в младших адресах необходимо для правильного старта и инициализации системы. Каждая из страниц ОЗУ и ПЗУ может стать “видимой” процессору, после занесения номера страницы в регистр страницы (DD14).

Формат регистра

7	6	5	4	3	2	1	0
-	-	-	DRAM	A18	A17	A16	A15

Если бит DRAM установлен в 1, то происходит обращение к странице ОЗУ с номером А17А16А15. Если бит DRAM установлен в 0, то происходит обращение к странице ПЗУ с номером А18А17А16А15.

• 6. Блок ДОЗУ

Данная микропроцессорная система имеет ОЗУ емкостью 256Кб динамического типа. ОЗУ построено на БИС КР565 РУ7. Так как для построения памяти МПС используются ИС ЗУ динамического типа то необходимо периодически (не реже 8 мс) производить регенерацию всего блока ОЗУ. В данной микропроцессорной системе регенерация осуществляется с помощью контроллера динамической памяти выполненного на элементах DD16, DD19, DD17, DD28, DD29, DD31, DD38.

Контроллер динамической памяти обеспечивает прием запросов на циклы работы с памятью от процессора, формирует адреса ячеек ОЗУ в необходимой последовательности, вырабатывает все сигналы управления циклами чтения, записи и регенерации. Регенерация памяти осуществляется “прозрачно” для процессора. При ПДП принудительная регенерация отключается, т.к. достоверно известно, что при переборе 1Kб адресов вся память будет регенерирована. Пересылка одного байта при ПДП занимает 1 мкс, значит вся память будет регенерирована за 1,024 мс, что много меньше максимального времени.

При обращении микропроцессора к ПЗУ оперативная память будет регенерироваться принудительно контроллером ДОЗУ при этом реализуется алгоритм который обеспечивает быструю регенерацию - 512 циклов изменения RAS при активном CAS. Перебор всех адресов строк автоматически выполняет внутренний счетчик микросхемы К565РУ7

• Модуль памяти включает 8 ИС КР565 РУ7 плюс еще м/с для хранения бита контроля на четность. При записи в ОЗУ формируется сумма по модулю 2, результат которой и сохраняется в 9-ой микросхеме. При чтении из ОЗУ также формируется контрольная сумма, но сравнивается с содержимым 9-ой м/с, если не совпадают, то формируется прерывание, извещающее процессор об ошибке.

Временные диаграммы контроллера ДОЗУ:

• 7. Блок ПЗУБлокПЗУ

В данной системе необходимо реализовать 512Кб ПЗУ. ПЗУ выполнено на 8 БИС 28F512. Данные БИС представляет собой флэш - память объемом 512 Кбит (64К*8). Выбор одной из микросхем осуществляется мультиплексорами (DD42, DD43, DD49-DD51).

Микросхема в момент включения системы устанавливается в режим чтения автоматически, т.к. на вход Vpp подается напряжение низкого уровня. В данной МПС не реализован механизм записи во Flash - память.

• 8. Система ввода/вывода

Вводом-выводом называются передачи данных между ядром МП-системы, включающим в себя процессор и основную память, и переферийными устройствами. Он представляет собой единственное средство взаимодействия ЭВМ с "внешним миром", и архитектура в/в (режимы работы, форматы команд, особенности прерываний, скорость обмена и др.) непосредственно влияет на эффективность всей системы.

Несмотря на разнообразие периферийных устройств, разработано несколько стандартных способов подключения их к ЭВМ и программирования в/в. Существуют три основных режима в/в: программный в/в, в/в по прерываниям и прямой доступ к памяти. Все эти режимы используются в данной системе.

Табл 1. Карта адресов устройств ввода/вывода

Тип устройства	Подтип устройства	Адресные линии	Направление передачи	Порт	Сигнал выбора устройства
		A7	A6	A5	A4	A3	A2	A1	A0
ПДП	Рег. адр кан 0	0	0	0	0	0	0	0	0	W/R	00h	CS0
	Рег. сч. кан 0	0	0	0	0	0	0	0	1	W/R	01h
	Рег. адр кан 1	0	0	0	0	0	0	1	0	W/R	02h
	Рег. сч. кан 1	0	0	0	0	0	0	1	1	W/R	03h
	Рег. адр кан 2	0	0	0	0	0	1	0	0	W/R	04h
	Рег. сч. кан 2	0	0	0	0	0	1	0	1	W/R	05h
	Рег. адр кан 3	0	0	0	0	0	1	1	0	W/R	06h
	Рег. сч. кан 3	0	0	0	0	0	1	1	1	W/R	07h
	РУС/Слово сост.	0	0	0	0	1	0	0	0	W/R	08h
Контроллер прерываний(MASTER)	ICW1 OCW2 OCW3	0	0	0	1	*	*	*	0	W/R	10h	CS1
	ICW2 ICW3 OCW1	0	0	0	1	*	*	*	1	W/R	11h
Контроллер прерываний(SLAVE)	ICW1 OCW2 OCW3	0	0	1	0	*	*	*	0	W/R	20h	CS2
	ICW2 ICW3 OCW1	0	0	1	0	*	*	*	1	W/R	21h
Порт выбора страниц		0	0	1	1	*	*	*	*	W	30h	CS3
Регистры цифровых вх/вых		0	1	0	0	*	*	*	*	W/R	40h	CS4
		0	1	0	1	*	*	*	*	W/R	50h	CS5
		0	1	1	0	*	*	*	*	W	60h	CS6
УСАПП	Рег. команд	0	1	1	1	*	*	*	0	R/W	70h	CS7
	Рег. данных	0	1	1	1	*	*	*	1	R/W	71h
Таймер1	Канал 0	1	0	0	0	*	*	0	0	W/R	80h	CS8
	Канал 1	1	0	0	0	*	*	0	1	W/R	81h
	Канал 2	1	0	0	0	*	*	1	0	W/R	82h
	РУС	1	0	0	0	*	*	1	1	W	83h
Таймер2	Канал 0	1	0	0	1	*	*	0	0	W/R	90h	CS9
	Канал 1	1	0	0	1	*	*	0	1	W/R	91h
	Канал 2	1	0	0	1	*	*	1	0	W/R	92h
	РУС	1	0	0	1	*	*	1	1	W	93h
Centronics	Порт А	1	0	1	0	*	*	0	0	W/R	A0h	CS10
	Порт В	1	0	1	0	*	*	0	1	W/R	A1h
	Порт С	1	0	1	0	*	*	1	0	W/R	A2h
	РУС	1	0	1	0	*	*	1	1	W/R	A3h
Управление ЦАП/АЦП		1	0	1	1	*	*	*	*	W	B0h	CS11
Регистры ЦАП/АЦП	АЦП	1	1	0	0	*	*	*	*	R	C0h	CS12
	ЦАП мл.	1	1	0	0	*	*	*	*	W
	ЦАП ст.	1	1	0	1	*	*	*	*	W	D0h	CS13

• 9. Система прерываний

Система прерываний для микропроцессора К580ВМ80А реализуется на периферийных контроллерах прерываний. В данной системе ко входу INT процессора каскадно включено 2 контроллера прерываний (БИС КР580ВН59). Это расширяет число запросов по входу INT до 15.

Контроллер прерываний КР580ВН59 позволяет сократить средства программного обеспечения и реальные затраты времени при выполнении прерываний в системах с приоритетами многих уровней. Контроллер инициализируется программой и с использованием управляющих слов может быть запрограммирован в один из 4 режимов:

1. Векторное прерывание с фиксированным приоритетом. Каждому входу запросов прерываний присваивается фиксированный приоритет в порядке возрастания. Запрос с более высоким приоритетом прерывает обслуживание прерывания с меньшим приоритетом.

2. Векторное прерывание с циклическим перераспределением приоритетов. Каждому входу запросов прерываний присваивается приоритет, но после каждого запроса и обслуживания прерывания вся система приоритетов изменяется по кругу так, что последний обслуженный вход запроса прерывания будет иметь самый низкий приоритет, а вход, который дольше всех простаивал - наивысший.

3. Векторное прерывание с адресуемым распределением приоритетов. Здесь работа такая же, как и в предыдущем режиме, кроме того, возможно программное указание номера входа запроса прерывания, которому присваивается самый низкий приоритет в системе.

4. Прерывание по результатам опроса. В данном режиме осуществляется опрос каждого УВВ до тех пор пока не будет обнаружено то устройство, которое запросило прерывание. При этом приоритет УВВ определяется его местом в последовательности опроса.

В данной МП системе реализуется режим с циклическими приоритетами. микропроцессорный цифровой сигнал

Табл 2.Распределение входов аппаратных прерываний

Вход	Источник
TRAP	Схема контроля паритета ДОЗУ
RST 7.5	Готовность ВУ при последовательном обмене
IRQ0	Завершение преобразования АЦП
IRQ1	Выходной буфер УСАПП пуст
IRQ2	Входной буфер УСАПП полон
IRQ7	Ведомый контроллер прерываний
IRQ3..6, IRQ8..15, RST6.5, RST5.5	Внешние устройства

Обработчики прерываний см. в ПРИЛОЖЕНИИ 2.

• 10. Канал ПДП

Режим ПДП осуществляется под управлением контроллера ПДП КР580ВТ57. Интерфейс с внешними устройствами представляет собой набор 4- х входных линий запросов на ПДП : DRQ0 - DRQ3 и восьми выходных линий: подтверждение режима ПДП (DACK0 - DACK3), сигналы TC, MARK, IORD, IOWR, а также сигнал задержки от ВУ - RDY.

В структуре соединения с микропроцессором можно выделить следующие моменты:

a) Сигналы IORD, IOWR, MEMRD, MEMWR аналогичны соответствующим сигналам магистрали и являются двунаправленными.

б) КПДП имеет 8 выводов адреса. 16-ти разрядный адрес подается по выводам адреса и данных, причем старший байт сопровождается сигналом строба ADSTB, который разрешает загрузку старшего байта в буферный регистр КР580ИР82 (DD21). Таким образом из 8-разрядной шины КПДП и выводов DO0-DO7 регистра образуется 16-разрядный адрес. Выходы ИР82 находятся в высокоомном состоянии до тех пор, пока AEN не сынициирует режим ПДП.

Необходимым условием для обслуживания канала ПДП является поступление на микросхему из периферии сигнала запроса, в результате чего микросхема вырабатывает сигнал "запрос захвата магистрали" HRQ для процессора. По поступлении от микропроцессора сигнала "подтверждение захвата" HLDA контроллер ПДП осуществляет :

управление системной шиной;

выдачу подтверждения запроса периферийного устройства, которое подключено к каналу с наивысшим приоритетом;

выдачу младших восьми разрядов адреса памяти на системные шины А0-А7, и старших восьми разрядов адреса - на шину данных D0- D7 (предварительно подаются в буферный регистр);

генерацию соответствующих сигналов управления MEMRD, IORD, IOWR, MEMWR, которые побуждают периферийное устройство получить байт данных из ячейки или передать его в ячейку памяти.

В процессе функционирования в составе микропроцессорной системы КПДП может находится в одном из следующих состояний:

исходное;

программирование;

ожидание;

обслуживание.

В исходное состояние контроллер устанавливается после включения путем подачи на его вход RST сигнала сброса. В этом состоянии маскируются запросы всех каналов ПДП, а трехстабильные буферные схемы системной шины А0 - А3 переводятся в состояние приема информации.

В состоянии программирования КПДП микропроцессор по системным шинам данных D0-D7 осуществляет в соответствующие регистры микросхемы исходных данных (начальные адреса и число циклов) и инструкций, определяющих режим работы микросхемы при циклах ПДП. При этом адресат приема информации микросхемой выбирается микросхемой кодом на системных шинах А0-А3.

В состоянии ожидания КПДП находится от момента окончания программирования до получения сигнала "подтверждение запроса захвата" HLDA. В состоянии ожидания осуществляется прием сигналов DRQ_i и вырабатывается для микропроцессора сигнал "запрос захвата магистрали" HRQ. В этом состоянии системные шины находятся еще под управлением микропроцессора.

После получения от микропроцессора сигнала HLDA при наличии сигнала запроса DRQ_i микросхема вырабатывает сигналы DACK_i и переходит в состояние обслуживания. В этом состоянии системные шины находятся под управлением микросхемы, которая осуществляет один из запрограммированных режимов ПД и инициирует набор управляющих сигналов, необходимых для осуществления обмена данными между памятью и периферией.

В данной МП системе все каналы ПДП отводятся под обмен с ВУ.

• 11. Последовательный канал
• Последовательный интерфейс организован по стандарту RS-232C и реализован при помощи универсального синхронно-асинхронного приемо-передатчика (УСАПП) с внешними схемами преобразователей.
• Задающим генератором тактовой частоты для УСАПП является сигнал с интервального таймера OUT1.
• Узел передатчика со схемой управления выполняет все функции, связанные с передачей последовательных данных: воспринимает параллельные коды символов от процессора, автоматически вводит необходимые служебные биты и символы синхронизации и выдаёт последовательный поток на выход TxD. К этому узлу относятся следующие внешние сигналы:
• TxD (выход передатчика) - выходная линия, которой действуют сигналы передаваемых данных.
• TxC (синхронизация передатчика) - входной сигнал, управляющий скоростью передачи данных. Спад TxC "выдвигает" последовательные биты на выход TxD. В синхронном режиме скорость передачи соответствует частоте сигнала TxC, а в асинхронном режиме программируется как 1, 1/16 или 1/64 частоты сигнала TxC. TxE (пустой передатчик) - H-активный выходной сигнал, обозначающий отсутствие в адаптере символа для передачи и коммутации линии на приём. Сигнал TxE сбрасывается при загрузке символа в адаптер. TxRDY (готовность передатчика) - H-активный выходной сигнал, определяющий готовность передатчика к восприятию символа. Используется для прерывания процессора или проверяется при считывании состояния адаптера (бит 0). При загрузке в передатчик нового символа сигнал TxRDY сбрасывается.
• Узел приёмника с автоновной схемой управления воспринимает последовательные данные со входа RxD, преобразует их а параллельный формат, контроллирует и исключает служебные биты и символы синхронизации, а затем передаёт "собранный" символ в процессор. К приёмнику относятся следующие внешние сигналы :
• RxD (вход приёмника) - входная линия, по которой передаются сигналы принимаемых последовательных данных.
• RxC (синхронизация приемника) - входной сигнал, определяющий скорость приёма соответствует частоте сигнала RxC, а в асинхронном частота RxC кратна скорости приёма. Данные вводятся в адаптер по фронту RxC. Обычна передача и приём осуществляются с одинаковой скоростью, поэтому сигналы TxC и RxC должны иметь одинаковую частоту.
• RxRDY (готовность приёмника) - выходной сигнал, H-уровень которого свидетельствует о наличии в адапторе принятого символа. Его можно подключить на вход прерывания процессора или проверить значение при считывании состояния адаптера (бит 1). Когда процессор вводит символ, сигнал RxRDY сбрасывается.
• SYNDET (обнаружение синхронизации) - H-активный сигнал синхронного режима, который может быть запрограммирован как выходной или входной. Если он выходной, то при обнаружении символа SYN на выходе SYNDET формируется высокий уровень в момент времени, соответствующий середине последнего бита. При считывании состояния адаптера сигнал сбрасывается. Когда сигнал SYNDET определён как входной, подача на него высокого уровня фиксирует момент начала приёма символа, в данной системе он так и определен. Адаптер обслуживает четыре линии управления модемом, сигналы которых при необходимости могут использоваться и для других функций. Выходными сигналами можно управлять с помощью приказов, а входные сигналы считываются в слове состояний.
• DSR (готовность модема) - входной сигнал от модема, означающий его готовность к работе (бит 7 в слове состояния ).
• DTR (готовность передачи) - выходной сигнал (бит 1 слова приказа).
• RTS (запрос передачи) - выходной сигнал (бит 5 слова приказа).
• CTS (передача) - входной сигнал, разрешающий адаптеру передавать данные; обычно генерируется модемом в ответ на RTS.
• Программирование адаптера рассмотрено ниже.
• Для организации интерфейса были использованы все сигналы стандарта RS-232.
• Выхода RxRDY и TxRDY подаются на вход контроллера прерываний сигналами IRQ и TXRDY соответственно.
• Еще один последовательный интерфейс организован по стандарту ИРПС и реализован при помощи встроенного последовательного канала.
• 12. Параллельный интерфейс

В данной микропроцессорной системе параллельный интерфейс организован по стандарту Centronics. Параллельный канал реализован с помощью БИС программируемого параллельного интерфейса КР580ВВ55. БИС программируется в режим 1, канал А - вывод, разряды 4,5 порта С программируются на ввод и фиксируют биты четности выводимого и вводимого байтов соответственно. Остальные биты порта С используются для формирования и приема управляющих сигналов

В данной системе реализованы все сигналы стандарта. Это позволяет подключать к интерфейсу многие распространенные устройства, например принтер. При использовании ППИ в 0 режиме имеется возможность управлять сигналом строба самостоятельно, в режиме же 1 строб (-STB) формируется автоматически с приемом подтверждающего сигнала (-ACK).

• 13. Аналоговые каналы

Аналоговый ввод.

Аналоговый входной канал представляет собой четыре аналоговых входа, мультиплексируемые DD54 на вход АЦП К1113ПВ1 (DD60). Этот АЦП последовательных приближений представляет собой одноканальный, десятиразрядный преобразователь напряжение-код. Время преобразования не превышает 30мкс. Младшие 8 разрядов кода подаются на буферный регистр DD14, управление которым производится сигналами RDY (сигнал готовности данных от АЦП, который поступает помимо этого на сигнал запроса прерывания ADCIRQ). Управление каналом осуществляется через регистр порта B0h. Формат регистра будет приведен ниже.

Аналоговый вывод.

Аналоговый канал вывода представляет собой демультиплексируемый на 4 канала 12-разрядный ЦАП К1108ПА1A (DD69), порты данных ЦАП (адрес С0h, D0h).

Формат регистра управления аналоговым интерфейсом:

• 14. Программируемый интервальный таймер

ПИТ КР580ВИ53 (DD22, 32) ѕ трехканальный, программируемый, многорежимный интервальный таймер. Каждый канал шестнадцатиразрядный. Порт для программирования микросхемы имеет базовый адрес 30h.

Вход CLK0 DD22 подключен к выводу CLK. Канал 0 формирования нужной частоты приема/передачи УСАПП. Входы GATE0 не управляется и разрешает счет. Канал 0 программируется на генерацию симметричных, прямоугольных импульсов. Канал 1, 2 DD22 и все DD32 могут использоваться внешними устройствами.

• 15. Организация цифровых линий ввода-вывода
• Необходимо организовать 16 цифровых входов и 24 - выходов.
• Реализуются с помощью регистров DD1, DD11, DD18 (выходы) и DD24, DD35 (входы).
• Данные записываются и считываются по внешнему стробирующему сигналу.

СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ

1. Балашов Е. П. " Микро- и мини-ЭВМ " ;

2. Угрюмов Е. П. " Проектирование элементов и узлов ЭВМ " ;

3. СПРАВОЧНИК " Полупроводниковые приборы. Микросхемы памяти. ЦАП и АЦП. " под ред. О.Н. Лебедева ;

4. СПРАВОЧНИК " Интегральные микросхемы ТТЛ, ТТЛШ " под ред. Г.Р. Аванесян и В.П. Левшин ;

5. Мячев А.А. " Интерфейсы вычислительных систем на базе мини- и микро-ЭВМ " ;

6. Мячев А.А. " Интерфейсы вычислительных систем ".

ПРИЛОЖЕНИЕ 1

Программы, находящиеся в ПЗУ.

Процессор сразу после включения и инициализации сигналом RESET стартует с адреса 0000h.

Содержимое памяти начиная с адреса 0000h:

; Установить порядок страниц ОЗУ по умолчанию:

mvi A,00010000b; страница ОЗУ №1

out 30h

; Инициализация контроллеров прерываний

; Для ведущего:

mvi A,10h; адресный интервал = 8, не единственный

out 10h

mvi A, 90h ; адрес базовой таблицы 9000h

out 11h

mvi A,01h; один ведомый

out 11h

mvi A,0h; нет маскирования

out 11h

mvi A,11h; циклический приоритет

out 10h

; Для ведомого:

mvi A,10h; адресный интервал = 8

out 50h ; не единственный в системе

mvi A,91h; адрес базовой таблицы 9100h

out 51h

mvi A,0h; Идентификатор ведомого

out 51h

mvi A,0h; нет маскирования

out 51h

mvi A,10h; строго упорядоченный приоритет

out 50h

; инициализация Centronics(порт А - вывод; В - ввод):

mvi A,10101110b

out A0h

; программа инициализации адаптера последовательного интерфейса:

di; запрещение прерываний

xra A

out 71h ; вывод три раза

out 71h ; для надежного сброса

out 71h ; адаптера

mvi A,40h; вывод слова приказа

out 71h ; внутреннего сброса

mvi A,1Dh; вывод слова режима

out 71h

mvi A,17h; вывод слова приказа

out 71h

ei; разрешение прерываний

; установить управление таймером по умолчанию

mvi A,0h

out 80h

out 90h

; установить управление АЦП по умолчанию

mvi A,0h

out B0h

jmp MainProgram; перейти на основную программу (программа

; пользователя)

ПРИЛОЖЕНИЕ 2

Обработчики прерываний.

Обработчик прерывания IRQ0 (готовность данных АЦП)

push psw; прочитать данные из АЦП

in 70h

mov Buffer,A

pop psw

ret

Обработчик прерывания IRQ1 (УСАПП: данные переданы)

push psw; выставить флаг успешной передачи

..

mov ErrFlag,0

..

pop psw

ret

Обработчик прерывания IRQ2 (УСАПП: данные приняты) будет зависеть от того, как необходимо передать данные и также будет иметь достаточно общий вид.

Обработчик прерывания TRAP - ошибка памяти.

Это прерывание имеет высший приоритет. Оно вызывается при обнаружении ошибки чтения ОЗУ (контроль на паритет). Задача прерывания включить световую индикацию "ошбка памяти" и “повесить” систему, так как она считается неработоспособной.

di; запретить прерывания

; включить

; индикатор

…

МЕT: jmp MET ; повесить систему

ret ; необязательная команда возврата

Размещено на Allbest.ru

...