Багатоканальні апаратно-орієнтовані процесори симетричного блокового шифрування

Размещено на http://www.allbest.ru/

Національний університет “Львівська політехніка”

Коркішко Тимур Анатолійович

УДК 681.3

БАГАТОКАНАЛЬНІ АПАРАТНО-ОРІЄНТОВАНІ ПРОЦЕСОРИ

СИМЕТРИЧНОГО БЛОКОВОГО ШИФРУВАННЯ

Спеціальність 05.13.05 - Елементи та пристрої обчислювальної

техніки та систем керування

Автореферат

дисертації на здобуття наукового ступеня

кандидата технічних наук

Львів - 2002

Дисертацією є рукопис

Робота виконана в Тернопільській академії народного господарства Міністерства освіти і науки України.

Науковий керівник: доктор технічних наук, професор

Мельник Анатолій Олексійович,

завідувач кафедри “Електронні обчислювальні машини”

Національного університету “Львівська політехніка”

Офіційні опоненти: доктор технічних наук, професор

Черкаський Микола В'ячеславович

професор кафедри “Електронні обчислювальні машини”

Національного університету “Львівська політехніка”

кандидат технічних наук

Оліярник Богдан Олексійович

начальник відділу Львівського науково-дослідного

радіотехнічного інституту

Провідна установа: Національний технічний університет України “Київський

політехнічний інститут”, кафедра “Спеціалізовані

комп'ютерні системи”, м. Київ.

Захист відбудеться “29” листопада 2002 р. о “14” год. на засіданні спеціалізованої вченої ради Д 35.052.08 при Національному університеті “Львівська політехніка” в ауд. 226 головного корпусу за адресою 79646, м. Львів-13, вул. С.Бандери, 12.

З дисертацією можна ознайомитися у науково-технічній бібліотеці Національного університету “Львівська Політехніка” за адресою: 79646, м. Львів, вул. Професорська,1.

Автореферат розісланий “18” жовтня 2002 р.

Вчений секретар

спеціалізованої вченої ради,

доктор технічних наук, професор Я.Т. Луцик

ЗАГАЛЬНА ХАРАКТЕРИСТИКА РОБОТИ

Актуальність теми. У сучасних телекомунікаційних системах широко використовуються протоколи захищеної передачі даних, де вирішення задач забезпечення конфіденційності, цілісності та автентичності інформації досягається шляхом криптографічного перетворення даних. Одним із основних криптографічних перетворень є симетричне блокове шифрування (СБШ). Зростання швидкості та об'ємів передавання даних, кількості одночасно працюючих захищених мереж приводять до збільшення числа каналів передавання даних, зростання вимог до продуктивності обробки даних алгоритмами СБШ. Це в свою чергу вимагає розвитку засобів виконання СБШ, які реалізуються на базі програмованих або апаратно-орієнтованих процесорів. Недоліками використання програмованих процесорів є значні затрати обладнання та невисокі показники продуктивності. Використання апаратно-орієнтованих процесорів дозволяє досягнути максимального рівня продуктивності, яку забезпечує вибрана елементна база при менших затратах обладнання на реалізацію. Однак, орієнтація архітектур існуючих апаратно-орієнтованих процесорів СБШ на одноканальну обробку призводить до зменшення частотного діапазону поступлення даних та кількості каналів обробки. Тому важливою є задача створення багатоканальних апаратно-орієнтованих процесорів СБШ.

Відомо, що процес проектування апаратно-орієнтованих процесорів характеризується високою складністю та трудомісткістю. Безпосереднє застосування існуючих засобів та методик автоматизованого проектування для побудови багатоканальних апаратно-орієнтованих процесорів СБШ пов'язане з суттєвими труднощами, оскільки згадані засоби не враховують особливостей алгоритмів СБШ і дозволяють лише прискорити проектування окремих вузлів та блоків, в той час як етап проектування цих процесорів на архітектурному рівні залишається відкритим.

Таким чином дослідження алгоритмів СБШ, архітектур багатоканальних апаратно-орієнтованих процесорів СБШ, які забезпечують підвищення продуктивності обробки даних, та розробка методики проектування багатоканальних апаратно-орієнтованих процесорів СБШ є актуальним завданням.

Зв'язок роботи з науковими програмами, планами, темами. Дисертаційна робота виконувалась згідно з планом науково-дослідних робіт кафедри “Інформаційно-обчислювальні системи та управління” Тернопільської академії народного господарства протягом 1999 - 2002 рр. Дисертаційна робота безпосередньо пов'язана з держбюджетними НДР: ІОСУ-17-01К “Багатоканальні процесорні ядра реалізації симетричних блокових алгоритмів шифрування” (номер держ. реєстрації 0101U002363) на 2001 - 2003 рр.; ІОСУ-06-2000Б “Розробка наукових основ створення інтелектуальних систем дистрибутивної обробки сенсорних даних з використанням нейронних мереж” (номер держ. реєстрації 0100U002790) на 1999 - 2002 рр.

Мета і задачі дослідження. Метою дисертаційної роботи є підвищення продуктивності комп'ютерних засобів шифрування даних в реальному масштабі часу на основі нових архітектур та принципів побудови багатоканальних апаратно-орієнтованих процесорів СБШ. Для досягнення поставленої мети вирішуються такі задачі:

дослідження алгоритмів СБШ з метою узагальнення їх структурних особливостей;

розробка принципів побудови багатоканальних апаратно-орієнтованих процесорів СБШ та методики синтезу їх структур;

розробка архітектур багатоканальних апаратно-орієнтованих процесорів СБШ та їх функціональних елементів;

оцінка та порівняльний аналіз технічних характеристик багатоканальних апаратно-орієнтованих процесорів СБШ, визначення областей їх доцільного використання;

створення ядер багатоканальних апаратно-орієнтованих процесорів СБШ.

Об'єкт дослідження - комп'ютерні засоби захисту інформації в комп'ютерних і телекомунікаційних системах на основі перетворень СБШ.

Предмет дослідження - багатоканальні апаратно-орієнтовані процесори СБШ.

Методи дослідження - основні наукові результати і висновки одержані на основі теорії обчислювальної математики та криптографії, теорії проектування комп'ютерів та надвеликих інтегрованих схем (НВІС), теорії цифрових автоматів, моделюванні алгоритмів та апаратних засобів комп'ютерів та експериментальних дослідженнях.

Наукова новизна отриманих результатів.

1. Проведено дослідження принципів побудови алгоритмів СБШ, на основі якого розвинуто класифікацію алгоритмів СБШ за структурними особливостями процедур обробки даних та обчислення розпису ключів, яка, на відміну від існуючих, дозволила виділити способи та особливості просторово-часового виконання структурних елементів алгоритмів СБШ.

2. Запропоновано принципи побудови багатоканальних апаратно-орієнтованих процесорів СБШ, які, на відміну від існуючих, дозволяють із врахуванням параметрів каналів передачі даних створювати архітектури високопродуктивних багатоканальних апаратно-орієнтованих процесорів СБШ.

3. На основі узагальненого представлення алгоритмів СБШ та апаратного відображення їх потокових графів, запропоновано нові архітектури багатоканальних апаратно-орієнтованих процесорів СБШ, які, на відміну від існуючих, на рівні синтезованих операційних пристроїв підтримують багатоканальну обробку даних в реальному масштабі часу.

4. Розроблено нові структури функціональних елементів багатоканальних апаратно-орієнтованих процесорів СБШ та створено узагальнену методику проектування багатоканальних апаратно-орієнтованих процесорів СБШ, яка дозволяє отримувати процесори з мінімальними затратами обладнання при забезпеченні заданої продуктивності.

5. Розвинуто методику оцінки технічних характеристик багатоканальних апаратно-орієнтованих процесорів СБШ, у якій враховується ефективність стиску просторової структури потокового графу алгоритмів СБШ, функціональна орієнтація та структурні особливості операційних пристроїв. Отримано аналітичні вирази для оцінки характеристик багатоканальних апаратно-орієнтованих процесорів СБШ, які дозволили, шляхом порівняльного аналізу, визначити їх області доцільного використання.

Практичне значення одержаних результатів.

1. Запропоновані принципи обробки даних та архітектури багатоканальних апаратно-орієнтованих процесорів СБШ дозволяють підвищити продуктивність СБШ у багатоканальних комп'ютерних системах захисту інформації.

2. Розроблені структури процесорних елементів (ПЕ), операційних пристроїв і функціональних елементів процесорів та отримані аналітичні вирази для оцінки характеристик ПЕ та багатоканальних апаратно-орієнтованих процесорів СБШ використані та можуть знайти подальше використання при побудові таких процесорів СБШ.

3. Розроблена методика проектування багатоканальних апаратно-орієнтованих процесорів СБШ створює базу для автоматизованої розробки процесорів СБШ з мінімальними затратами обладнання на їх реалізацію при забезпеченні заданої продуктивності.

4. Створені VHDL моделі багатоканальних апаратно-орієнтованих процесорів СБШ згідно з алгоритмами SPECTR-H64 та DES використані при побудові та впровадженні спеціалізованих НВІС для вирішення задач захисту інформації.

Теоретичні та практичні результати дисертаційної роботи використані та впровадженні: при виконанні науково-дослідних робіт по темі ІОСУ-17-01К, у роботах, що проводились на підприємстві “Інтрон” (м. Львів), в науково-дослідних роботах, що проводились на підприємстві “ALDEC-POLSKA” (Польща, м. Краків) при роботі над проектом “Розробка ядер інтелектуальної власності для захисту даних”, в науково-дослідних та конструкторських роботах, що провадились на базі Державного унітарного підприємства “Спеціалізований центр програмних систем” СПЕКТР (Росія, м. Санкт-Петербург) при апаратній реалізації алгоритму СБШ SPECTR-H64, а також у навчальному процесі кафедри інформаційно-обчислювальних систем та управління Тернопільської академії народного господарства.

Особистий внесок здобувача. Усі положення, які становлять суть дисертації, були сформульовані та вирішені автором самостійно. В друкованих працях, опублікованих у співавторстві, автору дисертації належать: [1] - структура, розподіл задач та принципи організації взаємодії системи захисту інформації на основі програмованого процесора та апаратно-орієнтованих криптографічних процесорів, [2, 14] - класифікація принципів побудови, аналіз та оцінка технічних характеристик апаратно-орієнтованих процесорів СБШ, [3] - аналітичні вирази для оцінки продуктивності багатоканальних процесорів СБШ, [5] - етапи синтезу, правила розподілу каналів між ПЕ, аналітичні вирази для оцінки технічних характеристик багатоканальних апаратно-орієнтованих процесорів СБШ, [6] - структури ОПОДК та VHDL-моделі процесорів СБШ згідно з алгоритмом SPECTR-H64, методика оцінки їх технічних характеристик, [7, 8, 9] - принципи побудови ОПОДК процесорів СБШ згідно з алгоритмом DES, [11] - аналітичні вирази оцінки складності виконання алгоритмів СБШ, [12] - архітектури ПЕ для багатоканальних апаратно-орієнтованих процесорів СБШ, [13] - принципи організації взаємодії системи захисту інформації на основі багатоканальних апаратно-орієнтованих процесорів СБШ.

Апробація результатів дисертації. Основні положення й результати дисертаційної роботи доповідались й обговорювались на: Міжнародній науково-технічній конференції “IEEE Region 8 International conference AFRICON'99” (Південно-африканська республіка, м. Кейп-Таун, 1999), Міжнародній науково-технічній конференції “International Conference on Modern Problems of Telecommunications, Computer Science and Engineers Training TCSET'2000”, (Львів, Славське, 2000), Міжнародній науково-технічної конференції “Сучасні проблеми в комп'ютерних науках в Україні CCU'2000”, (Львів, Славське, 2000), Міжнародній конференції з автоматичного управління “Автоматика-2000” (Львів, 2000), Міжнародній науково-технічній конференції “International workshop on intelligent data acquisition and advanced computing systems: technology and application IDAACS 2001”, (м. Форос, 2001), Другій міжрегіональній конференції “Информационная безопасность регионов России ИБРР-2001” (Санкт-Петербург, Росія, 2001), Міжнародній науково-технічній конференції “International conference on modeling and simulation”, (Львів, 2001).

Публікації. За результатами виконаних досліджень опубліковано 14 робіт загальним об'ємом 95 сторінок, з них 5 статей в фахових наукових журналах та збірниках, 7 матеріалів доповідей в збірниках міжнародних науково-технічних конференцій, 2 статті в наукових журналах.

Структура та обсяг роботи. Дисертаційна робота складається зі вступу, п'ятьох розділів, висновку, списку використаних джерел і трьох додатків. Загальний об'єм роботи 213 сторінок. Основний зміст викладений на 136 сторінках. Робота містить 62 рисунки, 24 таблиці. Список використаних джерел з 165 найменувань. Додатки на 26 сторінках.

ОСНОВНИЙ ЗМІСТ РОБОТИ

У вступі наведено загальну характеристику роботи, обґрунтовано її актуальність, сформульовано її мету та основні задачі досліджень, визначено методи вирішення поставлених задач, сформульовано наукову новизну роботи та практичну цінність одержаних результатів, викладено короткий зміст роботи. Наведені дані про реалізацію та впровадження результатів роботи, її апробацію та публікації.

У першому розділі проведено аналіз задач захисту інформації, який показав, що їх ефективне вирішення може здійснюватися шляхом використання СБШ. Розглянуті принципи побудови алгоритмів СБШ та режими обробки даних. Виходячи з потреби забезпечення високої продуктивності та багатоканального СБШ в реальному масштабі часу, сформульовані вимоги до продуктивності багатоканальних комп'ютерних засобів СБШ з врахуванням часової складності виконання алгоритму СБШ при різних операціях шифрування, розмірах блоку даних, кількості та частоти надходження блоків даних з каналів передачі даних. Проведений аналіз сучасних підходів до побудови багатоканальних процесорів СБШ показав, що для виконання СБШ використовуються програмовані та апаратно-орієнтовані процесори. Основними перепонами для досягнення високої продуктивності обробки на таких процесорах є: їх структурна надлишковість для виконання алгоритмів СБШ, ітераційний характер виконання цих алгоритмів, відсутність вбудованої підтримки багатоканальної обробки даних на рівні операційних пристроїв. Із використанням сформульованих вимог до продуктивності, досліджено області доцільного використання програмованих процесорів, апаратно-орієнтованих процесорів у вигляді НВІС та їх ядер на базі програмованих логічних пристроїв (ПЛП). Показано, що при збільшенні кількості каналів обробки та частоти надходження даних, можливостей існуючих процесорів недостатньо, що приводить до необхідності створення нових архітектур багатоканальних апаратно-орієнтованих процесорів СБШ з підтримкою багатоканальної обробки на рівні операційних пристроїв.

У другому розділі запропоновані принципи побудови багатоканальних апаратно-орієнтованих процесорів СБШ на основі адекватного відображення потокового графу алгоритму СБШ в операційний пристрій процесора, що складається з множини паралельних ПЕ. При цьому багатоканальний процесор для виконання алгоритму СБШ U описується параметрами PR=Y{U, F}, де Y - оператор апаратного відображення, F - множина векторів параметрів каналів передачі даних:

F = {Fj | Fj = [t+Bxj, t-Bxj, tKj, Oj, Mj]}, (1)

де t+Вхj - найменший час поступлення вхідних даних з j-го каналу для режимів шифрування із зворотнім зв'язком, t-Вхj - найменший час поступлення вхідних даних з j-го каналу для режимів шифрування без зворотнього зв'язку, tKj - найменший час зміни ключа шифрування j-го каналу, Oj - операція, яка виконується над даними j-го каналу, OjОО, О={E,D}, де E - позначення операції зашифрування, D - операції розшифрування, Mj - режим шифрування даних j-го каналу, MjОМ, наприклад М={ECB, CBC, CFB, OFB}, де ECB, CBC, CFB, OFB - відповідно шифрування даних у режимі простої заміни, зчеплення блоків зашифрованого тексту, зворотнього зв'язку по зашифрованому тексту та зворотнього зв'язку по виходу, j=1,…,Н. Множина М може включати й інші режими шифрування.

З метою виявлення можливих варіантів апаратного відображення структури алгоритму СБШ U в операційний пристрій ПЕ проведено дослідження алгоритмів СБШ, принципів їх побудови та розвинуто класифікацію цих алгоритмів за структурними особливостями процедур обчислення розпису ключів. Виділено три групи цих процедур за характером використання ключа шифрування: пряму, ітераційну та комбіновану. Пряме формування розпису ключів передбачає безпосереднє використання елементів ключа шифрування та додаткових даних, наприклад, спеціально обраних констант. Ітераційне формування розпису ключів передбачає використання ключа шифрування лише один раз для обчислення першого проміжного набору підключів з наступним ітераційним обчисленням наступних наборів підключів, де проміжні набори використовуються як вхідні ключі шифрування. Комбіноване формування розпису ключів передбачає суміщення перших двох варіантів: набори раундових підключів обчислюються ітераційно з додатковим використанням елементів ключа шифрування. З метою створення передумов для наступного дослідження та розробки операційних пристроїв обробки даних та ключів, виділені особливості просторово-часового виконання структурних складових алгоритмів СБШ при однократному та паралельному відносно обробки даних виконанні обчислень розпису ключів. Це дозволило дослідити можливі варіанти загальної організації обчислень у ПЕ при обробці даних з різними типами процедур обчислення розпису ключа.

Із використанням розроблених принципів побудови процесорів СБШ та результатів дослідження структур алгоритмів СБШ запропоновано потокову архітектуру багатоканального апаратно-орієнтованого процесора СБШ на базі комутаторів каналів передачі даних та багатоканального операційного пристрою, який складається з Р паралельних ПЕ. Структури багатоканального апаратно-орієнтованого процесора СБШ та його ПЕ приведені на рис. 1 і рис. 2 відповідно.

Комутатори каналів передачі даних ВхК та ВихК забезпечують подачу даних з Н вхідних каналів у Р ПЕ та видачу даних. ПЕ складаються з вхідного та вихідного блоків організації режимів шифрування, відповідно ВхБРШ і ВихБРШ, ОПОДК та блоку пам'яті контекстів каналів (БПКК). До складу контексту каналу входить ключ шифрування (Кл), коди операції (ОШ) та режиму шифрування (РШ), проміжні дані обробки каналу, прапорці стану обробки даних каналу. Функції контролю запису контекстів каналів до початку обробки даних покладені на пристрої керування процесора та ПЕ (на рис. 1 і 2 пристрої керування умовно не показані). Одночасна обробка даних з декількох каналів та підтримка багатоканальної обробки на рівні структури операційного пристрою ПЕ дозволяє підвищити продуктивність обробки даних.

З метою спрощення та прискорення проектування багатоканальних апаратно-орієнтованих процесорів СБШ структури їх багатоканальних операційних пристроїв синтезуються у два етапи. На першому етапі алгоритм СБШ представляється у вигляді проекції конкретизованого потокового графу, що реалізується вибраним компонентним базисом, для заданої функціональної орієнтації будуються ОПОДК та оцінюються їх характеристики в частині затрат обладнання та швидкодії. Спосіб реалізації обчислень в ОПОДК визначає структуру та характеристики ПЕ. Результатом виконання цього етапу є набір ПЕ, характеристики яких утворюють множину

A = {Аі | Ai = [WAi, tA+i, tA-i, tAKi, hAi, О'і, М'і]}, (2)

де Аі - вектор характеристик ПЕ і-ї структури, WAi - затрати обладнання на реалізацію ПЕ і-ї структури, tA+i - час прийому даних для режимів шифрування із зворотнім зв'язком ПЕ і-ї структури, tA-i - час прийому даних для режимів шифрування без зворотнього зв'язку ПЕ і-ї структури, tAKi - час обчислення розпису ключа ПЕ і-ї структури, hAi - кількість одночасно обслуговуваних каналів ПЕ і-ї структури, О'і - множина операцій, які виконує ПЕ і-ї структури, М'і - множина режимів шифрування даних, які виконує ПЕ і-ї структури, і=1,…,N, N - кількість отриманих варіантів структури ПЕ на базі різних ОПОДК.

На другому етапі синтезується структура багатоканального апаратно-орієнтованого процесора СБШ. Структура процесора описується за допомогою вектора K={k1,k2,…,kі,…,kN}, де ki - кількість ПЕ і-ї структури. Вибір структури та функціональної орієнтації ПЕ з множини (2) проводиться з врахуванням (1) за умови досягнення найменших затрат обладнання на реалізацію процесора СБШ. З метою формалізації етапу синтезу структури, характеристики процесора запропоновано описувати такими виразами:

- затрати обладнання на реалізацію , де Wm(cij) - затрати обладнання на реалізацію комутатора cj вхідних каналів в один вихідний канал для j-го номеру ПЕ і-ї структури, Wd(cij) - затрати обладнання на реалізацію комутатора одного вхідного каналу в cj вихідних каналів для j-го номера ПЕ і-ї структури;

- кількість каналів шифрування ;

- продуктивність шифрування у режимах з та без зворотнього зв'язку, відповідно: , , де tm(cij) - час спрацювання комутатора cj вхідних каналів в один вихідний канал, td(cij) - час спрацювання комутатора одного вхідного каналу в cj вихідних каналів. Характеристики вхідних та вихідних комутаторів залежать від принципу їх побудови та кількості комутованих каналів;

- продуктивність обробки ключів шифрування ;

- функціональна орієнтація: , .

Додатковими критеріями вибору структур ПЕ із множини (2) є задоволення отриманим процесором ряду вимог: достатньої продуктивності обробки даних у всіх режимах та ключів шифрування, кількості каналів та функціональної орієнтації, що задано через обмеження на ці характеристики процесора. З метою спрощення алгоритмів роботи комутаторів та структури БПКК використаний статичний розподіл каналів передачі даних для кожного ПЕ, що задається шляхом побудови матриці B: bij={0|1}, i=1,…,, j=1,…,H, де bij=1 визначає подачу в і-й ПЕ даних із j-го каналу. Матриця В заповнюється одиницями так, щоб у більш швидкодіючі ПЕ подавались дані з більшою частотою надходження та зміни ключа у всіх режимах шифрування, для чого вектори з (1) та (2) попередньо впорядковуються відповідно у порядку зростання часу надходження даних та зростання часу прийому даних. Коректність побудови матриці В визначається згідно з такими правилами:

- канали передачі даних розподілені між усіма ПЕ: ;

- розподіл каналів передачі даних є статичним, тобто для усіх j=1,…,H виконується рівність ;

- структура багатоканального апаратно-орієнтованого процесора СБШ не містить ПЕ, які не обробляють даних з жодного вхідного каналу, тобто для усіх ki№0 відповідні їм вектори не містять нульових елементів, де r - зміщення по рядках в матриці В для ПЕ і-ї структури, і=1,…,N;

- загальна кількість каналів передачі даних cj, що розподілені для кожного ПЕ і-ї структури, не перевищує кількості одночасно обслуговуваних каналів цими ПЕ, тобто для матриці В виконуються нерівності виду: , де i=1,…,.

Запропоновані правила дозволяють вибирати такі вектори К, що описують структуру багатоканального процесора СБШ, характеристики якого, з одного боку, задовольняють заданим обмеженням, а з іншого - можна статично розподілити канали передачі даних між ПЕ відповідно до їх технічних характеристик із (2).

На основі формалізованого опису етапу синтезу структури багатоканальних процесорів СБШ, запропоновано методику їх проектування, яка дозволяє отримувати багатоканальні апаратно-орієнтовані процесори СБШ з малими затратами обладнання на їх реалізацію при забезпеченні заданої продуктивності.

У третьому розділі з використанням запропонованих способів просторово-часового виконання процедур розпису ключів проведено дослідження способів організації багатоканальної обробки даних згідно з алгоритмами СБШ. З метою побудови операційних пристроїв багатоканальних процесорів для різних алгоритмів СБШ в представленні потокового графу цих алгоритмів використана система функціональних операторів обробки даних, в яку входять етапи процедур обробки ключів та раунди процедур обробки даних.

Запропоновано структуру багатофункціонального ОПОДК (рис.3), який дозволяє проводити однократне і паралельне обчислення розпису ключів для багатоканальної обробки даних. У структурі такого ОПОДК виділено окремі операційні пристрої обчислення розпису ключів (ОПОК) та обробки даних (ОПОД). Структури цих операційних пристроїв побудовані шляхом апаратного відображення стисненої просторової структури потокового графу алгоритму СБШ. Підтримка багатоканального шифрування забезпечується за рахунок суміщеної в часі обробки декількох блоків даних. При цьому ці блоки даних можуть бути як з одного й того ж каналу передачі, так і з різних. Ідентифікація каналу здійснюється за допомогою коду номеру каналу (РНК), який поступає в ОПОДК паралельно з блоком даних.

При цьому для різних структур операційних пристроїв та способів виконання розпису ключів шифрування використовуються спеціалізовані структури допоміжних вузлів: формувача номерів ітерацій (ФНІ), буфера кодів номерів каналів (БКНК), комутаторів номерів ітерацій (КНІК) і кодів каналів (КНК). На етапі проектування ОПОДК із врахуванням особливостей алгоритму СБШ та функціональної орієнтації процесора вибирається спосіб виконання обчислення розпису ключа (Кл), визначаються алгоритми роботи комутаторів, структури ФНІ та БКНК, порядок подачі наборів раундових підключів. Набори раундових підключів обчислюються в ОПОК з Кл для заданої ОШ та подаються в ОПОД у вигляді векторів {Sk}0,…,{Sk}q,…,{Sk}Nr+1, де {Sk}q - набір раундових підключів для раунду q, q=1,…,Nr, Nr - кількість раундів алгоритму СБШ. Додаткові набори підключів {Sk}0 і {Sk}Nr+1 використовуються для допоміжних перетворень даних перед та після виконання раундів алгоритму СБШ. Подача цих векторів синхронізується за допомогою РНК та номерів ітерацій (НІ). При використанні однократного обчислення розпису ключа в ОПОК обчислюються вектори наборів раундових підключів лише один раз для кожного каналу перед початком обробки даних, при цьому коди ітерацій номерів ітерацій (ФНІК) та номерів каналів (ФНК) подаються від пристрою керування (ПК). Використання ітераційних структур ОПОД вимагає керування комутаторами даних та ключів, тому контроль над відповідними лініями адрес комутаторів АКД, АКК та адреси комутатора номерів каналів АКНК також покладено на ПК. Крім цього, ПК генерує коди номерів наборів підключів КНПКл та сигнали дозволу запису в пам'ять раундових підключів ОПОДК. При використанні паралельного обчислення розпису ключа із обробкою даних, ПК не приймає участі у обробці ключів: процес обчислення раундових наборів підключів покладений на ОПОК.

Використовуючи різний стиск просторової структури потокового графу алгоритму СБШ та способи просторово-часового виконання його процедур, розроблено узагальнені структури багатоканальних ОПОД (ітераційна, конвеєрна, ітераційно-конвеєрна) та ОПОК для різних типів процедур розпису ключа, розроблені принципи подачі наборів раундових підключів. Операторами розгортки просторової структури стисненого потокового графу алгоритму СБШ є коди операцій шифрування та номерів ітерацій проходження даних через операційний пристрій для ітераційних структур. З метою спрощення пристроїв керування розглянуто питання співвідношення кількості раундів, кількості реалізованих функціональних операторів алгоритму СБШ Nksr у вигляді комбінаційних схем раундів (КСР) та кількості конвеєрних регістрів Npp в ОПОД. Отримані співвідношення дозволили встановити залежність між цими параметрами та швидкодією операційних пристроїв (табл. 1), де Nksrp - кількість КСР між конвеєрними регістрами.

Для розроблених структур ОПОК однократного обчислення розпису ключів є характерним використання блоків пам'яті наборів раундових підключів. Кількість блоків пам'яті визначається числом реалізованих в ОПОД КСР. Для структур ОПОК паралельного обчислення розпису ключів характерним є випереджуюче обчислення наборів раундових підключів для КСР. При цьому використання конвеєрних регістрів між ОПОК та ОПОД дозволило підвищити швидкодію цих пристроїв за рахунок зменшення критичного шляху комбінаційних схем функціональних операторів стисненого потокового графу алгоритму СБШ.

В результаті дослідження широко вживаних режимів шифрування даних встановлено, що для їх організації достатньо використати індикатори завантаження ОПОДК та фази обробки даних з кожного каналу передачі. В розроблених алгоритмах роботи БРШ використовується синхронізація їх роботи з використанням індикаторів завантаження ОПОДК, біжучі значення яких для кожного каналу зберігаються у БПКК, побудованої на базі багатопортової пам'яті. Такий підхід дозволив спростити структури ВхБРШ і ВихБРШ, уникнути використання окремого ПК для організації режимів шифрування.

У четвертому розділі з метою оцінки технічних характеристик ПЕ та апаратно-орієнтованих процесорів СБШ (затрат обладнання, такту роботи, продуктивності шифрування даних у різних режимах), запропоновано враховувати ефективність стиску просторової структури потокового графу алгоритмів СБШ. Ефективність стиску визначається однотипністю етапів процедур обробки даних і ключів відносно операцій шифрування і номерів цих етапів в алгоритмі СБШ та виражається через коефіцієнти змін технічних характеристик комбінаційних схем, у яких реалізовано проекцію відповідних функціональних операторів. Зокрема показано, що нижня межа коефіцієнтів змін технічних характеристик досягається при однотипних етапах обробки даних та ключа як відносно операції шифрування, так і відносно номеру етапу. Верхнє значення меж коефіцієнтів відповідає такому алгоритму СБШ, для якого не можна побудувати проекцію різних етапів як відносно операції шифрування, так і відносно порядкового номеру раундів в алгоритмі. Так у табл. 2 приведені діапазони зміни коефіцієнтів часових характеристик та затрат обладнання на реалізацію КСР для різних структур ОПОД, де Ci, CОШi - коефіцієнти збільшення затрат обладнання на реалізацію і-тої КСР відносно відповідно реалізованої кількості раундів алгоритму СБШ в КСР та різних операцій шифрування, Cti, CtОШi - коефіцієнти зростання часу спрацювання і-тої КСР відносно відповідно реалізованої кількості раундів алгоритму СБШ та різних операцій шифрування.

Коефіцієнти Cti і CtОШi не досягають своїх верхніх меж, оскільки в граничному випадку реалізації окремих КСР для різних операцій шифрування, їх час спрацювання зменшиться до нижньої межі внаслідок спрощення КСР. Такий підхід до оцінки ефективності стиску потокового графу дозволив пов'язати структурні особливості алгоритму СБШ із способами його апаратного відображення та отримати діапазони зміни характеристик операційних пристроїв та багатоканальних апаратно-орієнтованих процесорів СБШ.

У дисертаційній роботі порівняно структури ОПОД в частині ефективності використання обладнання із врахуванням можливих зміни технічних характеристик КСР. Показано, що найбільш ефективно обладнання використовується у ОПОД, де між конвеєрними регістрами використовується одна КСР. Для операційних пристроїв із високою ефективністю використання обладнання проведено дослідження та отримано аналітичні вирази для оцінки часу прийому даних у режимах з та без зворотнього зв'язку, часу обчислення розпису масиву ключів шифрування, затрат обладнання на реалізацію ОПОД та ОПОК. Отримані результати досліджень дозволили обгрунтувати доцільні варіанти поєднання цих пристроїв при побудові ОПОДК за умов різного способу виконання розпису ключа (однократний, паралельний), типів процедур розпису ключа (прямий, ітераційний, комбінований) та типів структур ОПОК та ОПОД (ітераційний, ітераційно-конвеєрний, конвеєрний). За доцільні варіанти прийняті ті, які забезпечують необхідну продуктивність при найменших затратах обладнання.

В дисертаційній роботі проведено дослідження та побудовано аналітичні вирази для розрахунку технічних характеристик ПЕ. При цьому функціональні залежності характеристик ПЕ досліджувалися у формі F(H,FO,MODE), де F() - характеристика ПЕ з (2), параметри FO та MODE задають функціональну орієнтацію ПЕ відповідно на операції шифрування та режими обробки даних згідно їх кількості: FO={1|2}, MODE={1|2|3|4}. Так, на рис. 4а показана зміна часу прийому даних у різних режимах обробки даних, на рис. 4б затрат обладнання на їх реалізацію від різної функціональної орієнтації ПЕ та кількості каналів.

Характерний злам на графіках у точках з абсцисою Nr/2 зумовлений зміною структури ОПОД у ПЕ. При цьому швидка зміна технічних характеристик ПЕ зліва від цієї точки зумовлена збільшенням кількості конвеєрних регістрів, КСР та об'єму пам'яті наборів раундових підключів внаслідок переходу від ітераційної до ітераційно-конвеєрних структур ОПОД. Справа від цієї точки характеристики ПЕ змінюються повільніше внаслідок використання конвеєрної структури ОПОД та збільшення лише об'єму пам'яті наборів підключів.

Порівняльний аналіз технічних характеристик ПЕ з різними структурами ОПОДК показав, що ПЕ з ітераційним ОПОДК доцільно використовувати для шифрування даних з одного каналу, ПЕ з конвеєрним ОПОДК є доцільним при перевищенні кількості каналів передачі даних половини кількості раундів алгоритму СБШ, ПЕ з ітераційно-конвеєрним ОПОДК доцільно використовувати для проміжних значень числа каналів даних.

На основі отриманих результатів проведено дослідження та отримано аналітичні вирази для розрахунку технічних характеристик багатоканальних апаратно-орієнтованих процесорів СБШ на основі різних структур ПЕ в залежності від кількості каналів шифрування та режимів шифрування. Порівняння багатоканальних процесорів СБШ із різними структурами ПЕ здійснено за приведеними затратами обладнання на один канал шифрування, які дорівнюють затратам обладнання на багатоканальний апаратно-орієнтований процесор СБШ в умовних одиницях виміру, поділених на число каналів шифрування. Побудовано графіки залежності приведених затрат обладнання на один канал шифрування від числа каналів для процесорів на основі різних типів структур ПЕ, які вказують на області доцільного використання відповідних процесорів.

У п'ятому розділі на основі запропонованих у другому розділі принципів побудови, архітектур та методики проектування багатоканальних апаратно-орієнтованих процесорів СБШ, результатів експериментальних досліджень ПЕ для виконання алгоритму СБШ SPECTR-H64, проведено проектування та синтез архітектури програмованого 16-канального апаратно-орієнтованого процесора СБШ SPECTR-H64 SMP16_32 для шифрування даних у режимах ECB, CBC, CFB та OFB, розмір зворотнього зв'язку складає 64-бітів. Процесор містить два конвеєрних ПЕ (ПЕ1, ПЕ2), кожен з яких обробляє дані з восьми каналів передачі, вхідні та вихідні комутатори, пристрій керування (рис.5). Програмуванням ПЕ через інтерфейс конфігурування забезпечує гнучкість використання процесора.

Рис. 5. Структура 16-канального апаратно-орієнтованого процесора SMP16_32 Параметрами конфігурування каналів є: вектор ініціалізації, ключ шифрування, режим обробки даних, тип операції шифрування. Зміна параметрів ПЕ для довільного каналу проводиться без зупинки обробки даних з інших каналів. Створена VHDL модель ядра процесора та його функціональних вузлів: ПЕ, вхідних та вихідних комутаторів, пристрою керування. Розроблено структуру та інтерфейси одноканального процесора DESI для шифрування даних згідно з алгоритмом СБШ DES

у режимі ЕСВ. Особливістю структури процесора є використання паралельного обчислення раундових підключів. Для забезпечення малих затрат обладнання використано ітераційні ОПОД та ОПОК. Створено VHDL модель ядра процесора та його функціональних вузлів.

Розроблено структуру та інтерфейси одноканального процесора DESC для шифрування даних згідно з алгоритмом DES в режимах ECB, CBC, CFB та OFB, розмір зворотнього зв'язку складає 64-бітів. Особливістю структури процесора є використання паралельного обчислення раундових підключів. Для забезпечення високої продуктивності шифрування у режимі ЕСВ використано конвеєрний ОПОДК. Створено VHDL модель ядра процесора та його функціональних вузлів.

Результати експериментальних досліджень розроблених процесорів на ПЛП наведені у табл. 3. Для перевірки роботи процесорів розроблено відповідні програмні емулятори процесорів для генерування тестів. При розробці ядер процесорів використані результати досліджень попередніх розділів. Успішна реалізація, макетування та експериментальні дослідження перелічених процесорів СБШ підтвердили правильність вибраного підходу.

У додатках подано документи, що підтверджують впровадження результатів наукових досліджень по темі дисертації, приведено описи режимів шифрування даних, опис алгоритму СБШ SPECTR-H64.

ОСНОВНІ РЕЗУЛЬТАТИ РОБОТИ ТА ВИСНОВКИ

У дисертаційній роботі розв'язано наукову задачу дослідження та розробки багатоканальних апаратно-орієнтованих процесорів СБШ, які забезпечують високу продуктивність шифрування даних та дозволяють створювати системи захисту інформації заданої продуктивності з низькими затратами обладнання на реалізацію. При цьому отримано такі результати.

1. На основі аналізу і узагальнення структур та принципів побудови алгоритмів СБШ розвинуто класифікацію цих алгоритмів за структурними особливостями процедур обчислення розпису ключів, що дозволило виділити пряму, ітераційну та комбіновану процедури, дослідити особливості їх просторово-часового виконання відносно процедури обробки даних.

2. Вперше запропоновано принципи побудови багатоканальних апаратно-орієнтованих процесорів СБШ з використанням паралельних ПЕ. Структури ПЕ вибираються з врахуванням параметрів каналів передачі даних. Дані принципи дозволяють створювати структури багатоканальних апаратно-орієнтованих процесорів СБШ із забезпеченням при заданих функціональних можливостях потрібних значень продуктивності та низьких затрат обладнання на реалізацію.

3. Запропоновано нові архітектури багатоканальних апаратно-орієнтованих процесорів СБШ і розроблена методика їх проектування, яка грунтується на виділенні групам каналів передачі даних ПЕ з відповідними функціональними та часовими характеристиками, та створює базу для автоматизованої розробки багатоканальних апаратно-орієнтованих процесорів СБШ з мінімальними затратами обладнання при заданій продуктивності.

4. На основі апаратного відображення стисненої просторової структури потокового графу алгоритму СБШ із врахуванням запропонованих способів просторово-часового виконання структурних елементів алгоритмів СБШ, розроблено узагальнені структури багатофункціональних ОПОДК, блоків організації режимів шифрування та функціональних вузлів процесора, перевагою яких є структурна підтримка багатоканальної обробки даних.

5. Досліджено технічні характеристики багатоканальних апаратно-орієнтованих процесорів СБШ з врахуванням ефективності стиску просторової структури потокового графу алгоритмів СБШ, функціональної орієнтації та особливостей ПЕ. Отримані аналітичні вирази для оцінки технічних характеристик дозволили шляхом порівняльного аналізу визначити області доцільного використання багатоканальних апаратно-орієнтованих процесорів СБШ. Сформовано рекомендації до вибору структур ОПОДК для ПЕ багатоканальних апаратно-орієнтованих процесорів СБШ, що дозволило синтезувати архітектури процесорів з низькими затратами обладнання для конкретного використання.

6. Вперше створено VHDL-модель ядра 16-канального апаратно-орієнтованого процесора СБШ згідно з алгоритмом SPECTR-H64, VHDL-моделі ядер процесорів СБШ згідно з алгоритмом DES та проведено синтез і експериментальне дослідження НВІС перелічених процесорів на ПЛП, які у порівнянні з відомими процесорами СБШ мають більшу продуктивність у 2-5 разів та ширші функціональні можливості. Впровадження цих процесорів підтвердило достовірність та ефективність отриманих результатів.

СПИСОК ПРАЦЬ ЗА ТЕМОЮ ДИСЕРТАЦІЇ

процесор багатоканальний проектування

1. Коркішко Т.А., Мельник А.О. Система підтримки виконання алгоритмів криптографічного захисту інформації на основі програмованого процесора та криптографічних акселераторів // Вісник державного університету “Львівська політехніка”: Комп'ютерні системи і мережі №385. - Львів, 2000. - С. 77 - 81.

2. Коркішко Т., Мельник А. Стан та напрямки розвитку надвеликих інтегрованих схем захисту інформації // Правове, нормативне та метрологічне забезпечення системи захисту інформації в Україні. - Київ, 2000. - С. 275 - 281.

3. Коркішко Т.А., Мельник А.О. Вимоги до продуктивності процесорів шифрування симетричними блоковими алгоритмами // Вісник національного університету “Львівська політехніка”: Комп'ютерні системи і мережі №437. - Львів, 2001. - С. 83 - 91.

4. Коркішко Т.А. Структурна організація алгоритмів симетричного блокового шифрування // Правове, нормативне та метрологічне забезпечення системи захисту інформації в Україні. - Київ, 2001. - №2. - С. 158 - 170.

5. Коркішко Т.А., Мельник А.О. Методика проектування багатоканальних процесорів симетричного блокового шифрування // Вісник Тернопільського державного технічного університету. - Тернопіль, 2002. - Т.7, № 2. - С. 100 - 109.

6. Гуц Н.Д., Изотов Б.В., Коркишко Т.А., Мельник А.А., Молдовян Н.А. Реализация скоростного шифра на основе управляемых перестановок // Вопросы защиты информации. - М.: ВИМИ ГУП, 2001. - № 2. - С. 44 - 53.

7. Korkishko T., Melnyk A. Cryptographic processor architectures for DES algorithm // Proceedings of International conference AFRICON'99. - Cape Town, South Africa, 1999. - Р. 175 - 180.

8. Korkishko T., Melnyk V. DES processor core on FPGA // Proceedings of International conference on Modern Problems of Telecommunications, Computer Science and Engineering Training (TSCET'2000). - Lviv-Slavsko, Ukraine, 2000. - р. 88.

9. Байсіг Ю., Коркішко Т., Мельник В., Мельник А. Порівняльний аналіз варіантів структурної організації процесора захисту інформації за алгоритмом DES // Матеріали міжнародної науково-технічної конференції “Сучасні проблеми в комп'ютерних науках в Україні” (CCU'2000). - Славське, 2000. - С. 100 - 109.

10. Коркішко Т.А. Архітектура багатоканального криптопроцесора // Праці міжнародної конференції з автоматичного управління АВТОМАТИКА-2000.- Львів: Державний НДІ інформаційної інфраструктури, 2000. - Том 6. - С. 262 - 267.

11. Коркішко Т.А., Мельник А.О. Оцінка складності алгоритму симетричного блокового шифрування //Технічні вісті - Львів,2001. - №1(12), 2(13). - С. 54 - 60.

12. Korkishko T., Melnyk A., High performance multichannel encryption processor's base structures // Proceedings of International workshop on intelligent data acquisition and advanced computing systems: technology and application (IDAACS 2001). - Foros, 2001. - Р. 128 - 132.

13. Korkishko T., Melnyk A. Multichannel Data Protection System-On-the-Chip // Рroceedings of International conference on modeling and simulation (MS 2001). - Lviv, 2001. - Р. 156 - 159.

14. Бодров А.В., Коркишко Т.А., Молдовян Н.А. Программные шифры: пути повышения производительности // Материалы II Межрегиональной конференции “Информационная безопасность регионов России ИБРР-2001”. - СПб, 2001. - С. 86 - 87.

АНОТАЦІЯ

Коркішко Т.А. Багатоканальні апаратно-орієнтовані процесори симетричного блокового шифрування. - Рукопис.

Дисертація на здобуття наукового ступеня кандидата технічних наук за спеціальністю 05.13.05 - елементи та пристрої обчислювальної техніки та систем керування. - Національний університет “Львівська політехніка”, Львів, 2002.

Дисертація присвячена розробці багатоканальних апаратно-орієнтованих процесорів СБШ. Запропоновано класифікацію алгоритмів СБШ за структурними особливостями їх процедур обробки ключів, виділено способи просторово-часової організації обчислень. Запропоновано принципи побудови, архітектуру та методику проектування багатоканальних апаратно-орієнтованих процесорів СБШ на основі багатоканальних процесорних елементів з врахуванням параметрів каналів передачі даних та низькими затратами обладнання. Розроблені узагальнені структури багатофункціональних багатоканальних операційних пристроїв обробки даних та ключів, блоків організації режимів шифрування, алгоритми їх роботи, принципи їх синхронізації через спільну пам'ять. Розвинуто методику оцінки характеристик параметрів та отримано аналітичні вирази для оцінки технічних характеристик багатоканальних апаратно-орієнтованих процесорів СБШ, визначено області їх доцільного використання. Створено VHDL моделі та синтезовано НВІС на ПЛП 16-канального апаратно-орієнтованого процесора СБШ згідно з алгоритмом SPECTR-H64, двох одноканальних процесорів СБШ згідно з алгоритмом DES, які, у порівнянні з відомими процесорами СБШ, мають вищу продуктивність шифрування у 2 - 5 разів.

Ключові слова: симетричне блокове шифрування, багатоканальні процесори, НВІС, апаратно-орієнтовані процесори, режими шифрування, архітектура процесорів, методика проектування процесорів.

АННОТАЦИЯ

Коркишко Т.А. Многоканальные апаратно-ориентированные процессоры симметричного блочного шифрования.

Диссертация на соискание ученой степени кандидата технических наук по специальности 05.13.05 - элементы и устройства вычислительной техники и систем управления. - Национальный университет “Львовская политехника”, Львов, 2002.

Диссертация посвящена разработке многоканальных аппаратно-ориентированных процессоров симметричного блочного шифрования (СБШ). Предложена классификация алгоритмов СБШ за структурными особенностями их процедур обработки ключей, выделены способы пространственно-временной организации вычислений. Предложены принципы построения, архитектура и методика проектирования многоканальных аппаратно-ориентированных процессоров СБШ на основе многоканальных процессорных элементов с учетом параметров каналов передачи данных и низкими затратами оборудования на реализацию. Разработанные обобщенные структуры многофункциональных многоканальных операционных устройств обработки данных и ключей, блоков организации режимов шифрования, алгоритмы их работы, принципы их синхронизации через общую память. Развита методика оценки технических характеристик и получены аналитические выражения для оценки технических характеристик многоканальных аппаратно-ориентированных процессоров СБШ, определены области их целесообразного использования. Созданы VHDL модели и синтезированы СБИС на программированных логических устройствах 16-канального аппаратно-ориентированного процессора СБШ согласно алгоритму SPECTR-H64, двух одноканальных процессоров СБШ согласно алгоритму DES, производительность шифрования которых выше в 2 - 5 раз в сравнении с известными процессорами СБШ.

Ключевые слова: симметричное блочное шифрование, многоканальные процессоры, СБИС, аппаратно-ориентированные процессоры, режимы шифрования, архитектура процессоров, методика проектирования процессоров.

ABSTRACT

Korkishko T.A. Multichannel hardware-oriented symmetric block cipher processors. - Manuscript.

A thesis for a Ph.D. (candidate of science) degree on speciality 05.13.05 - elements and devices of computing machinery and control systems.

The dissertation thesis deals with development of the computer means for the multichannel data ciphering in real time scale with minimum quantity of hardware resources based on developed principles and new architectures of the multichannel hardware-oriented symmetric block cipher (SBC) processors. To reach the goal stated above the following tasks are solved: (1) the analysis of the SBC algorithms to generalize their structural particularities; (2) the principles of the multichannel hardware-oriented SBC processors creation and their structure development methodology research; (3) development of the multichannel hardware-oriented SBC processors architectures, it's datapath, and functional units; (4) an estimation and comparative analysis of the technical parameters of the multichannel hardware-oriented SBC processors, determination of their expediency usage domain; (5) creation of the multichannel hardware-oriented SBC processors.

Using obtained formal equations for performance estimation of the computer means of multichannel data processing by SBC in real time scale the expediency usage domains of existed computer means have been determined. It is shown that for today no processors exists for multichannel ciphering of the data streams in modern telecommunication networks.

Based on the analysis and generalization of the structures and execution organization of the SBC algorithms the classification of these algorithms has been proposed. As the classification elements the structural particularities of the algorithms' key-schedule procedures were chosen and following groups of procedures were distinguished: straight, iterative and combined. The possible time-space ways of SBC algorithms procedures execution were investigated.

The principles of the multichannel hardware-oriented SBC processors synthesis using the base structure processor elements (PE) were proposed. The PE are chosen considering the data channel properties. These principles develop the specialized computer systems synthesis methods and allow to simplify and accelerate the designing process of the multichannel hardware-oriented SBC processors that characterized by minimum quantity of hardware resources and power consumption.

The generalized structures of the operational data and keys units processing have been developed based on the proposed above principles and different algorithm's flow-graph compression ratio. These operational units support the multichannel data processing. All modes of data ciphering are realized by the separate blocks of the cipher modes execution (BCME) at the both input and output of the operational unit. In multichannel data processing mode these units are synchronized by the means of the common fields in multiport memory. The data processing algorithms for common cipher modes of operation for both BCMEs were developed.

Considering the effectiveness of SBC algorithms' flow graph space structure compression the multichannel hardware-oriented SBC processors technical parameters (quantity of hardware resources, performance, and effectiveness of hardware resources usage) have been studied. These parameters were examined relative to PE functional orientation, PE base structures and analytical expressions for the processors have been obtained. Using the comparative analysis of the processor's technical parameters their expediency usage domains determined and recommendations for PE structures selection formulated. That allowed to synthesize the application specific processors with low quantity of used hardware resources.

New architectures of the multichannel hardware-oriented SBC processors have been proposed and a methodology of their design has been developed. The methodology is based on channel groups allocation to appropriate PE with corresponded functional and timing parameters. Using the proposed methodology one can achieve the multichannel hardware-oriented SBC processors development process simplification and unification.

...