Изучение сумматоров

Размещено на http://www.allbest.ru/

Федеральное агентство по образованию

Рыбинская государственная авиационная

технологическая академия им. П.А. Соловьева

Кафедра ВС

Лабораторная работа по курсу

"Схемотехника ЭВМ"

Изучение сумматоров

А.В. Гусаров

Рыбинск - 2005 г.

План

Введение

1. Сумматоры. Определения, параметры и классификация

2. Одноразрядный сумматор как многофункциональный элемент

3. Инкрементор и декрементор

Рекомендуемая литература

Введение

Цель работы:

1) Изучить принцип работы и состав сумматоров, вычитателей, инкременторов, декременторов и схем на их основе.

2) Овладеть методами синтеза структур сумматоров и схем на их основе на базе современных ИС малой и средней степени интеграции.

3) Приобрести навыки в сборке, наладке и экспериментальном исследовании различных схем, построенных на базе сумматоров.

1. Сумматоры. Определения, параметры и классификация

Сумматор - логический операционный узел ЭВМ, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков числа, выравнивание порядков слагаемых и т.п. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ), процессорных элементах, ядром которых являются сумматоры.

Сумматоры классифицируют по различным признакам [1] - [14].

По количеству одновременно обрабатываемых чисел:

- одноразрядные,

- многоразрядные.

По числу входов и выходов одноразрядные сумматоры делят на:

- четвертьсумматоры (элементы "сумма по mod 2"; элементы "исключающее ИЛИ"), характеризующиеся наличием двух входов, на которые подаются одноразрядные числа, и одним выходом, на котором реализуется арифметическая сумма в данном разряде;

- полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноразрядные числа, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом перенос в следующий (старший) разряд;

- полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом перенос в следующий (старший) разряд.

По способу представления и обработки данных, многоразрядные сумматоры подразделяются на:

- последовательные, в которых обработка данных ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании;

- параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.

Параллельный сумматор в простейшем случае представляет собой n-одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-м разряде производится лишь после того, как поступит сигнал переноса с i-1-го разряда. Таким образом, быстродействие сумматора определяется временем прохождения сигнала по цепи переноса. Уменьшение этого времени - основная задача при построении параллельного сумматора.

Для повышения скорости распространения переноса применяют:

конструктивные решения, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных емкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.

По способу организации межразрядных переносов параллельные сумматоры, реализующие структурные методы, делят на сумматоры:

с последовательным переносом;

с параллельным переносом;

с групповой структурой;

со специальной организацией цепей переноса.

В сумматорах с групповой структурой разрядная сетка разделена на поля, обрабатываемые группами разрядных схем. В общем случае поле имеет различное число разрядов. В группах и между ними могут применяться разные способы переносов, причем в наименованиях сумматоров вначале указывается вид переноса внутри группы. Например, термин "сумматор с параллельно-параллельным переносом" указывает на сумматор с групповой структурой, в котором в группах и между ними осуществлён параллельный перенос. Дальнейшим развитием идей, положенных в основу сумматора с групповой организацией, явилось создание так называемых сверхпараллельных сумматоров [1].

Построение сумматоров с групповой структурой обеспечивается функциональным составом современных серий элементов. В частности, многие серии элементов содержат схемы ускоренного переноса, в которых реализованы функции генерации и распространения переносов и вырабатываются сигналы параллельных переносов, позволяющие применять ускоренные переносы на различных уровнях сумматора, т.е. в группах и между ними. сумматор инкрементор вычитатель

Среди сумматоров со специальной организацией цепей переноса можно указать:

сумматоры со сквозным переносом, в которых между входом переноса и выходом переноса одноразрядного сумматора оказывается наименьшее число логических уровней [1];

сумматоры с двухпроводной передачей сигналов переноса [1], [10];

сумматоры с условным переносом (вариант сумматора с групповой структурой) [8];

асинхронные сумматоры вырабатывают признак завершения операции суммирования, при этом среднее время суммирования уменьшается, поскольку оно существенно меньше максимального.

Синхронные сумматоры имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых.

По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить два основных вида сумматоров:

комбинационный, выполняющий микрооперацию S:=A+B, в котором результат выдаётся по мере его образования (это комбинационная схема в общепринятом смысле слова);

накапливающий, выполняющий микрооперацию S:=S+A, в котором результат сложения запоминается.

Накапливающий сумматор строится либо на счетных триггерах (сейчас практически не используется), либо по структуре комбинационный сумматор - регистр хранения (сейчас наиболее употребляемая схема).

В зависимости от системы счисления различают следующие сумматоры:

двоичные;

двоично-десятичные (в общем случае двоично-кодированные);

десятичные;

прочие.

Важнейшими параметрами сумматоров являются следующие:

разрядность;

статические параметры: , , и т.д., т.е. обычные параметры ИС;

динамические параметры.

Сумматоры характеризуются четырьмя задержками распространения:

- от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых;

- от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса;

- от подачи входного переноса до установления выходного переноса при постоянном уровне на всех входах слагаемых;

- от подачи всех слагаемых до установления выходного переноса при постоянном уровне на всех входах слагаемых.

Схемы одноразрядных сумматоров

Простейшим суммирующим элементом является четвертьсумматор. Происхождение этого термина станет ясным в ходе изложения. Наиболее известны для данной схемы названия: элемент "сумма по mod 2" и элемент "исключающее ИЛИ".

Рисунок 1.1 - Функциональное обозначение четвертьсумматора (а) и эквивалентного ему элемента "исключающее ИЛИ" (б).

Схема (рисунок 1.1) имеет два входа a и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1, а соответствующее уравнение имеет вид:

. (1.1)

Данный элемент выпускается в виде ИС типа ЛП 5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533); ЛП 2 (561, 564); ЛП 4 (1561) и т.п.

Реализуем четвертьсумматор в базисах И-НЕ и ИЛИ-НЕ, для чего преобразуем уравнение (1.1):

; (1.2)

. (1.3)

Схемы, реализованные по уравнениям (2) и (3), приведены на рисунке 1.2.

Рисунок 1.2 - Четвертьсумматор в базисах И-НЕ (а) и ИЛИ-НЕ (б).

Рисунок 1.3 - Функциональное обозначение полусумматора (а) и его реализация на элементах "исключающее ИЛИ" и "И" (б).

Полусумматор (Рисунок 1.3) имеет два входа a и b для двух слагаемых и два выхода: S - сумма, P - перенос. Обозначением полусумматора служат буквы HS (half sum - полусумма). Работу его отражает таблица истинности 2, а соответствующие уравнения имеют вид:

(1.4)

Из уравнений (1.4) следует, что для реализации полусумматора требуется один элемент "исключающее ИЛИ" и один двухвходовый вентиль И (Рисунок 1.3(б)). На рисунке 1.4(а) показана реализация полусумматора в базисе И-НЕ. Обратите внимание, что один из вентилей в схеме на рисунке 1.4 используется в качестве инвертора, а всего инверторов (операций инвертирования) пять. Реализуем полусумматор с использованием только одного инвертора, для чего уравнение для суммы запишем в следующем виде:

(1.5)

Схема полусумматора, построенного по уравнению (1.5), приведена на рисунок 4(б).



Рисунок 1.4. Полусумматор в базисе И-НЕ (а) и с одним инвертором (б).

Полный двоичный сумматор (рисунок 1.5) имеет три входа: a,b - для двух слагаемых и p - перенос из предыдущего (младшего) разряда и два выхода: S - сумма, P - перенос в следующий (старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. Работу его отражает таблица истинности (таблица 1.3).

Рисунок 1.5 - Функциональное обозначение полного двоичного одноразрядного сумматора.

Отметим два момента.

1) В табл. 1.2 и табл. 1.3 выходные сигналы P и S не случайно расположены именно в такой последовательности. Если значения P и S рассматривать как двухразрядное двоичное число, то очевидно, что т.е. P=1, а S=0 или , т.е. P=1, S=1.

2) Выходные сигналы P и S полного двоичного сумматора относятся к классу самодвойственных функций алгебры логики. Самодвойственными называются такие функции, значение которых инвертируется при инвертировании всех переменных, от которых зависит функция. Обратите внимание, что S и P для четвертьсумматора и полусумматора не являются самодвойственными функциями! Преимущества, вытекающие из этого свойства полного двоичного сумматора, будут рассмотрены при анализе возможностей ИС типа ИМ 1(133, 155).

Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид:

(1.6)

Уравнение для переноса может быть минимизировано:

(1.7)

При практическом проектировании сумматора уравнения (1.6) и (1.7) могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.

Например, преобразуем уравнения (1.6) следующим образом:

(1.8)

Из выражений (1.8) следует, что полный двоичный сумматор может быть реализован на двух полусумматорах и одном двухвходовом элементе ИЛИ. Соответствующая схема приведена на рис. 1.6. Из выражения (1.8) для S также следует:

(1.9)

Так как операция в выражении (1.9) коммутативна (переменные можно менять местами), то следует, что три входа полного двоичного сумматора абсолютно равноправны и на любой из них можно подавать любую входную переменную. Это полезно помнить, разводя печатные платы, на которых установлены ИС сумматоров.

Рисунок 1.6 - Полный двоичный сумматор, реализованный на двух полусумматорах.

Покажем, используя два метода, как была получена рациональная схема полного двоичного сумматора специалистами фирмы IBM, явившаяся основой схем сумматоров типа 7480, ИМ 1(133, 155) и др.

Первый метод основан на использовании значения выходного переноса P как вспомогательной переменной при определении выходной суммы S (табл. 1.4). В табл. 1.4 при наборах переменных, являющихся нереальными (например, единичное значение переноса при нулевых значениях всех переменных), поставлены безразличные значения X для функции S, которые можно доопределять произвольным образом.



Рисунок 1.7 - Карты Карно: а) - эталонная; б) - для S.

Из карты Карно для функции S (рисунок 1.7(б)) следует:

(10)

Второй метод основан на применении диаграмм Венна для реализации функций S и P сумматора при использовании только одного инвертора.

Рисунок 1.8. - Диаграммы Венна: для трёх переменных (а); для функций (б); S (в); (г); (д); abp (е).

На рис.8(а) показана диаграмма Венна для трёх переменных a, b, p; области, ограниченные окружностями, соответствуют переменным a, b и p, а области, обозначенные цифрами от 0 до 7 - соответствующим конъюнкциям (например, ). Область, заштрихованная на рис.8(б), очевидно, соответствует функции

.

Функция S представлена заштрихованной областью на рис.8(в). Её можно представить суммой произведения функции (рис.8(г)) на функцию (рис.8(д)) и функции abp (рис.8(е)). Очевидно, что в этом случае получается выражение для S, аналогичное уравнению (10).

Схема сумматора, реализованного по уравнениям (7) и (10), приведена на рис.9(а). В данной схеме используется многовходовые логические элементы И и ИЛИ. Если использовать только двухвходовые элементы, то получаются схемы рис.9(б) и (в), причём вариант (б) разработан в США, а (в) - в СССР.

Рисунок 1.9. - Рациональные схемы полного двоичного сумматора: (а) - на многовходовых элементах; (б), (в) - на двухвходовых элементах.

Логическая структура полного двоичного сумматора типа ИМ 1(133, 155) приведена на рис. 1.10(а), а его функциональное обозначение - на рис. 1.10(б).

Рисунок 1.10. - Полный двоичный одноразрядный сумматор типа ИМ 1(133, 155): (а) - логическая структура; (б) - функциональное обозначение.

Рассмотрим возможности этой схемы, обеспечиваемые логикой на входах a и b. Сигнал на выходе вентиля D1, выполненного по схеме с открытым коллектором, равен

.

Элемент D2 - это псевдоэлемент, реализующий операцию И над сигналом y1 и входом a3 (a3 - вывод открытого коллектора). Сигнал на выходе элемента D2 равен:

,

а сигнал на выходе элемента D3 будет:

(1.11)

Аналогично для входа b имеем:

(1.12)

При использовании данной схемы между входами , и источниками питания +5В нужно включить резисторы с сопротивлением 1ч2 кОм.

Наличие входов , и , позволяет маскировать либо число , либо число . Наличие входа позволяет подключить любую дополнительную логику к схеме сумматора, а наличие входа даёт возможность преобразовать многоразрядные числа A и B в обратный или дополнительный код, благодаря чему сумматор можно использовать в качестве вычитателя.

2. Одноразрядный сумматор как многофункциональный элемент

Кроме использования по прямому назначению, одноразрядный сумматор широко применяется в различных цифровых схемах в качестве многофункционального элемента. Так, в ряде серий ИС отсутствует мажоритарный элемент (схема голосования 2 из 3), так как в качестве такого элемента можно использовать выход P одноразрядного сумматора. Если один из входов одноразрядного сумматора (например, p) использовать в качестве управляющего, то из уравнений (1.6) и (1.7) следует:

(1.13)

т.е. одноразрядный сумматор можно использовать для реализации логических операций "сумма по mod 2", равнозначность, И, ИЛИ.

Наиболее широко в качестве многофункционального элемента используется схема "сумма по mod 2". Приведём лишь несколько примеров:

преобразование двоичного кода в рефлексный (отраженный, Грея) код;

преобразование рефлексного кода в двоичный код;

сложение по mod2 многих одноразрядных чисел, например, в схемах контроля на четность/нечетность (рис. 1.11 (а, б)), где

, а ;

1) реализация сдвига фазы цифрового сигнала с частотой f, если доступен цифровой сигнал с частотой 2f (рис. 1.11(в));

реализация умножителя частоты на два (рис. 1.11(г));

формирование разностных преобразователей (детекторов фронтов) (рис.11(д)). На рис.11(д) три элемента " сумма по mod 2" выполняют функцию повторителей-задержек, а на рис. 1.11(е) один из элементов выполняет функцию инвертора;

использование элемента " сумма по mod 2" в качестве управляемого буфера: при "0" на одном из входов повторитель, при "1" на одном из входов инвертор (рис. 1.11(ж));

использование для обработки сигналов первичных датчиков в простейших устройствах ввода в ЭВМ типа "мышь", "трэкболл";

построение арифметических узлов типа "инкрементор", "декрементор";

преобразование прямого кода в обратный или дополнительный и т.д.

Рисунок 1.11. - Схема "сумма по mod 2" как многофункциональный элемент: (а) - реализация ; (б)- реализация ; (в) - сдвиг сигнала по фазе; (г) - умножитель частоты на два; (д) и (е) - разностные преобразователи; (ж) - управляемый буфер.

3. Инкрементор и декрементор

Инкрементором называется цифровой узел, выполняющий микрооперацию , а декрементором - .

Разработаем четырёхразрядные схемы, которые выполняли бы две операции: при m=0 , а при m=1 (для инкрементора) и (для декрементора). Взяв за основу сумматор с последовательным переносом, получим структурную схему инкрементора (рис. 1..12(а)) и декрементора (рис. 1.12(б)). Для обеих схем при m = 0 получаем операцию суммирования числа с числом 0000, т.е. повторение числа . Для схемы рис. 1.12(а) при m = 1 имеем плюс 0001, а для схемы рис. 1.12(б) плюс 1111, где 1111 - дополнительный код числа -1.



Рисунок 1.12 - Структурные схемы на базе сумматора: а - инкрементора; б - декрементора.

Так как схемы рис. 1.12 имеют константные сигналы на входах, их можно упростить. Для схемы рис.1.14 (а), используя выражения (1.7) - (1.9), получим:

; (1.14)

; (1.15)

(1.16)

Или

; (1.17)

; (1.18)

(1.19)

Или

; (1.20)

; (1.21)

(1.22)

Или

. (1.23)

Уравнения (1.14) - (1.16), (1.18), (1.19), (1.22) и (1.23) отражают структуру инкрементора с последовательным и (в данном случае) сквозным переносом (рис. 1.13(а)), а уравнения (1.14), (1.15), (1.17), (1.18), (1.20), (1.21) и (1.23) - с параллельным переносом (рис. 1.13(б)).

Рисунок 1.13. - Схемы инкременторов: а - с последовательным и сквозным переносом; б - с параллельным переносом.

Для схемы рис. 1.12 (б), используя выражения (1.7) и (1.9) и учитывая соотношение

,

то получим:

; (1.24)

; (1.25)

; (1.26)

; (1.27)

; (1.28)

; (1.29)

; (1.30)

; (1.31)

. (1.32)

На рис. 1.14 (а) и (б) показаны соответственно схемы декременторов с последовательным (сквозным) переносом и параллельным переносом, реализованные по выражениям (1.24) - (1.32).

Инкременторы и декременторы используются, например, при организации серий обращений к последовательным адресам памяти и для этого вводятся в состав схем микропроцессоров. Они выполняют функции счетчиков в совокупности с регистром хранения, выходы которого поданы на входы этих схем. Такие счетчики легко тестировать, поскольку в них нет традиционных для счетчиков цепочек последовательно включённых триггеров, замедляющих проверку.



Рисунок 1.14 - Схемы декременторов: а - с последовательным (сквозным) переносом; б - с параллельным переносом.

Рекомендуемая литература

САМОФАЛОВ К.Г., КОРНЕЙЧУК В.И., ТАРАСЕНКО В.П. Электронные цифровые вычислительные машины: Учебник. - Киев: Высшая школа, 1976. - 480с.

СОЛОВЬЕВ Г.Н. Арифметические устройства ЭВМ. - М.: Энергия, 1978. - 176с.

РАБИНОВИЧ З.Л. Основы теории элементных структур ЭВМ. - 2-е изд., перераб. и доп. - М.: Радио и связь, 1982. - 280с.

ЛАНЦОВ А.Л., ЗВОРЫКИН Л.Н., ОСИПОВ И.Ф. Цифровые устройства на комплементарных МДП интегральных микросхемах. - М.: Радио и связь, 1983. - 272с.

Схемотехника ЭВМ: Учебник для студентов вузов спец. ЭВМ / Под ред. Г.Н. СОЛОВЬЁВА. - М.: Высшая школа, 1985. - 391с.

ЗЕЛЬДИН Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. - Л.: Энергоатомиздат, 1986. - 280с.

Применение интегральных микросхем в электронной вычислительной технике: Справочник / ДАНИЛОВ Р.В., ЕЛЬЦОВА С.А., ИВАНОВ Ю.А. и др.; Под ред. ФАИЗУЛАЕВА Б.Н., ТАРАБРИНА Б.В. - М.: Радио и связь, 1986. - 384с.

УГРЮМОВ Е.П. Проектирование элементов и узлов ЭВМ.: Учеб. Пособие для вузов. - М.: Высшая школа, 1987. - 320с.

Применение интегральных схем: Практическое руководство: В 2-х книгах. Кн. 2. Пер. с англ. / Под ред. А.УИЛЬЯМА. - М.: Мир, 1987. - 413с.

ПОТЁМКИН И.С. Функциональные узлы цифровой автоматики. - М.: Энергоатомиздат, 1988. - 320с.

ШИЛО Б.Л. Популярные цифровые микросхемы: Справочник. - М.: Радио и связь, 1987. (Массовая радиобиблиотека. Вып.1111); 2-е изд., испр. - Челябинск: Металлургия, 1989. - 352с.

ВЕНИАМИНОВ В.Н., ЛЕБЕДЕВ О.Н., МИРОШНИЧЕНКО А.И. Микросхемы и их применение: Справ. Пособие. 3-е изд., перераб. и доп. - М.: Радио и связь, 1989. (Массовая радиобиблиотека. Вып.1143).

ПУХАЛЬСКИЙ Г.И., НОВОСЕЛЬЦЕВА Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. - М.: Радио и связь, 1990. - 304с.

БУКРЕЕВ И.Н., ГОРЯЧЕВ В.И., МАНСУРОВ Б.М. Микроэлектронные схемы цифровых устройств: 3-е изд., перераб. и доп. - М.: Радио и связь, 1990. - 416с.

Размещено на Allbest.ru

...