Схемотехническое проектирование заказной интегральной микросхемы

Размещено на http://www.allbest.ru/

Аннотация

Целью курсового проекта является решение комплексной задачи, заключающейся в выполнении схемотехнического проектирования заказной интегральной микросхемы, выполняющей заданные функции преобразования цифровой информации.

В процессе работы над курсовым проектом должны быть рассмотрены и решены следующие задачи:

1) синтез структуры проектируемого устройства;

2) анализ сложности проектируемого устройства и выбор типа триггера, использование которого для реализации устройства позволяет минимизировать его сложность;

3) проектирование триггерного устройства выбранного типа;

4) расчет логического элемента.

Содержание

Введение

1. Задание на курсовое проектирование

2. Расчетная часть курсового проекта

2.1 Проектирование синхронной пересчетной схемы

2.2 Проектирование триггерного устройства

2.3 Расчет логического элемента 2И-НЕ

Список используемой литературы

Заключение

Введение

интегральный микросхема триггер цифровой

Внедрение микропроцессорной, и вообще цифровой, техники в устройства управления промышленными объектами требует от специалистов самого различного профиля быстрого освоения этой области знания. В процессе разработки функциональных схем цифровых устройств отчетливо выделяются два характерных этапа. На первом этапе, который можно назвать структурным проектированием, заданный неформально алгоритм разработчик представляет в виде последовательности некоторых операторов, таких, как получение результата, счет, преобразование кода, передача информации. При этом он старается использовать ограниченный набор общепринятых операторов. При использовании этих операторов, как правило, алгоритм можно представить довольно небольшим их числом. Структура алгоритма становится обозримой, понятной, легко читаемой и однозначной. На основе полученной структуры алгоритма формулируются технические требования к схемам, реализующим отдельные операторы. По техническим требованиям в качестве функциональных узлов схемы можно применить либо готовые блоки в интегральном исполнении, либо, если таких микросхем в наличии нет, синтезировать их из более простых элементов. Подобный синтез первоначально производится при помощи алгебры логики, после чего по полученным функциям строится эквивалентная схема. Однако, как правило, синтезированные схемы хуже их аналогов в интегральном исполнении. К этому приводят следующие обстоятельства: большее время задержки, большие габариты, большее потребление энергии. Поэтому результативного проектирования цифровых устройств разработчик должен уметь: выбрать наиболее приемлемый вариант решения поставленной задачи, работать с алгеброй логики, знать основные цифровые элементы и уметь их применять, по возможности знать наиболее простые и распространенные алгоритмы решения основных задач. Знание наиболее распространенных инженерных приемов в проектировании устройств позволит в будущем сразу воспользоваться готовой схемой, не занимаясь бесполезной работой. Необходимо заметить, что реализация схемы гораздо сложнее, чем простое решение задачи в алгебре логики и наборе полученной функции из логических элементов. В действительности даже, казалось бы, самые простые элементы, необходимо включать по определенной схеме, знать назначения всех выводов. Необходимо знать, чем различаются элементы в пределах серии. Понимание внутренней логики микросхемы особенно важно именно для специалистов по автоматике и промышленной электронике, поскольку цифровые микросхемы изначально создавались для выполнения строго определенных функций в составе ЭВМ. В условиях автоматики и радиотехники они часто выполняют функции, не запланированные в свое время их разработчиками, и грамотное использование микросхем в этих случаях прямо зависит от понимания логики их работы. Хорошее знание тонкостей функционирования схем узлов становится жизненно необходимым при поиске неисправностей, когда нужно определить, имеется ли неисправность в данном узле или же на его вход поступают комбинации сигналов, на которые схема узла не рассчитана. Составление тестов, а тем более разработка само проверяемых схем также требуют очень хороших знаний принципов работы узлов.

1. Задание на курсовое проектирование

A. Спроектировать схему заказной ИС, выполняющую функцию синхронной реверсивной пересчетной схемы по следующим исходным данным:

a) Генерируемая последовательность двоичных эквивалентных чисел:

0, 7, 1, 5, 4, 2, 3.

(3, 2, 4, 5, 1, 7, 0)

b) Типы триггеров, подлежащих рассмотрению при реализации счетчика:

Т - триггер и RS - триггер.

c) Схему выполнить на элементах 2И-НЕ.

B. Проектирование триггерного устройства. Тип триггера определяется в предыдущем пункте. Схему выполнить на элементах 2И-НЕ.

C. Расчет логического элемента 2И-НЕ.

2. Расчетная часть курсового проекта

2.1 Проектирование синхронной пересчетной схемы

Задание предусматривает синтез реверсивной пересчетной схемы, вырабатывающей заданную последовательность двоичных эквивалентных чисел: 0, 7, 1, 5, 4, 2, 3 и наоборот 3, 2, 4, 5, 1, 7, 0

Так как число выполняемых счетчиком операций К=2 (прямой и обратный счет), то по формуле my = ] log k [ определяем, что потребуется одна управляющая переменная y.

Условимся, что при y=0 счетчик будет вырабатывать последовательность чисел: 0, 7, 1, 5, 4, 2, 3 (1), а при y=1 - последовательность чисел: 3, 2, 4, 5, 1, 7, 0 (2).

В следствии нерегулярности структуры пересчетных схем при их описании необходимо рассматривать поведение каждого разряда счетчика в отдельности.

Количество разрядов счетчика определяется как

n = ]log (Nmax+1)[ ,

где Nmax - максимальное число в заданной последовательности.

Nmax = 7, следовательно,

n = ]log (7+1)[ = 3.

Обозначим выходные сигналы каждого разряда счетчика как Q1, Q2, Q3 (Q1 - старший разряд, Q3 - младший разряд). В столбцах Q1, Q2, Q3 таблицы 1 перечислены разрешенные комбинации выходных сигналов счетчика. Порядок следования этих комбинаций строго определен выражениями (1) и (2) и значениями переменной y.

Описание работы счетчика представим в виде таблицы.

Таблица 1

№ состояний	y	Q1	Q2	Q3	цQ1	цQ2	цQ3
1	0	0	0	0	б	б	б
2	0	1	1	1	в	в	1
3	0	0	0	1	б	0	1
4	0	1	0	1	1	0	в
5	0	1	0	0	в	б	0
6	0	0	1	0	0	1	б
7	0	0	1	1	0	в	в
x	x	x	x	x	x	x	x
8	1	0	1	1	0	1	в
9	1	0	1	0	б	в	0
10	1	1	0	0	1	0	б
11	1	1	0	1	в	0	1
12	1	0	0	1	б	б	1
13	1	1	1	1	в	в	в
14	1	0	0	0	0	б	б
x	x	x	x	x	x	x	x

Условные обозначения типов переходов переменной Qi.

Таблица 2

Тип переходов, Qi	Условные обозначения переходов, цQi
0>0	0
0>1	б
1>0	в
1>1	1

Используя карту Карно для четырех переменных, опишем поведение каждого разряда счетчика.

	yQ1
Q2Q3	00	01	11	10
00	б	в	1	0
01	б	1	в	б
11	0	в	в	0
10	0	x	x	б

Рисунок 1. Q1 - карта.

	yQ1
Q2Q3	00	01	11	10
00	б	б	0	б
01	0	0	0	б
11	в	в	в	1
10	1	x	x	в

Рисунок 2. Q2 - карта.

	yQ1
Q2Q3	00	01	11	10
00	б	0	б	б
01	1	в	1	1
11	в	1	в	в
10	б	x	x	0

Рисунок 3. Q3 - карта.

Поскольку типы переходов выходного сигнала триггера полностью определяются значениями входных сигналов триггера(т.е. словарным описанием триггера), как показано в таблице 3, то очевидно, что подставив в карту Карно для каждого разряда счетчика вместо обозначений типов переходов значения входных сигналов, которые обеспечивают требуемый тип перехода, можно определить карту Карно, описывающую логику формирования входных сигналов триггера выполняющего функции i-го разряда проектируемого устройства.

Таблица 3.

Q	Т - триггер.	RS - триггер.
	Т	R	S
0	0	x	0
1	0	0	x
б	1	0	1
в	1	1	0

После выполнения операции подстановки в карты Карно (рис. 1, 2, 3) значений входных сигналов триггеров из табл.6 состояние входов триггеров трех разрядов счетчика будут характеризоваться соответствующими картами Карно, приведенными на рис. 4, 5 для Т - триггера и на рис. 6 для RS - триггера.

Рисунок 4. Т1, Т2 - карты.

Рисунок 5. Т3 - карта.



Рисунок 6. R1, R2, R3, S1, S2, S3 - карты.

Проведя склеивание как показано на рисунках 4, 5 и 6, получим следующие выражения:

Преобразуем полученные функции в базис И-НЕ.

Проведем оценку сложности комбинационных схем управления. По Квайну сложность комбинационной схемы вычисляется как:

где N - число логических входов во всей оцениваемой схеме, причем Ei =1, если в схеме используется прямой вход, и Ei = 2, если в схеме используется инверсный вход.

При определении сложности схем следует учитывать, что для получения сигналов , и не требуется дополнительных затрат на инверсию, поэтому эти входы оцениваются по 1.

Для счетчика, реализованного на базе Т - триггеров, сложность определяется суммой.

ST = (2+1+1) + (1+1+1) + (1+1+1) + (1+1) + (1+1+1) + (1+1+1+1+1) + (2+1+1) + (2+1+1) + (1+1) + (1+1+1) + (1+1+1) + (1+1+1+1+1) + (2+1+1) + (2+1+1) + (2+1+1+1) + ( 1+1+1) + (1+1+1) + (1+1+1) + (1+1+1+1+1) = 65



Рисунок 7. Схема счетчика реализованного на Т - триггерах

Для счетчика, реализованного на базе RS - триггерах, сложность определяется суммой.

SRS = (2+1+1) + (1+1) + (1+1+1+1) + (1+1+1) + (2+1+1) + (1+1+1) + (1+1+1) + (1+1+1) + (2+1) + (1+1) + (1+1+1) + (1+1+1) + (2+1+1) + (1+1+1) + (1+1) + (2+1+1) + (1+1+1) + (1+1) + (1+1+1) + (2+1+1) + (1+1+1) + (1+1+1) + (1+1) = 67

Сравнение оценок сложности схем показывает, что S [T] < S [RS], следовательно, для реализации пересчетной схемы целесообразно выбрать триггер T - типа.

Схема счетчика, построенного по полученным выражениям на элементах 2И-НЕ и T - триггерах, приведена на рисунке 7.

2.2 Проектирование триггерного устройства

При построении регистров и пересчетных схем используются, как правило, двухтактовые триггеры, обладающие свойством внутренней задержки. Такие триггеры строятся, в основном, по схеме M - S (M - Master - основная ступень; S - Slave - вспомогательная ступень). Целью проектирования триггерного устройства является поиск уравнений, определяющих состояние триггера и позволяющих построить его схему. Тип проектируемого триггера определяется на предыдущем этапе курсового проектирования по результатам вычисления сложности схем управления счетчиком. Для проектирования выбирается тип триггера, минимизирующий сложность схемы.

Исходными данными для проектирования являются функция внешних переходов триггера и условия переключения его выходного сигнала по отношению к синхросигналу С. Функцию внешних переходов Т - триггера определяет таблица 4 , а условия переключения определим, предположив, что изменение выходного сигнала триггера Q будет происходить при переходе С из 1 в 0, т. е. задним фронтом сигнала С.

Таблица 4

Т	Qt	Qt+1	цQi
0	1>	1	1
0	0>	0	0
1	1>	0	в
1	0>	1	б

Описание работы триггера представим в виде таблицы внутренних состояний и переходов триггерного устройства (таблицы 5).

Каждой комбинации входных и выходного сигнала поставим в соответствие одно состояние триггера. Это состояние определим числом в скобках и расположим на пересечении строки, которая определяет номер состояния и столбца, который определяет комбинацию входных сигналов.

Также определим ограничения на изменения входных сигналов.

Эти ограничения определяются исходя из условий переключения выходного сигнала. Так, при С=1 необходимо запретить изменение сигнала Т, т.к. при изменении сигнала С из 1 в 0 происходит изменение выходного сигнала триггера, перезапись информации из ступени М в ступень S (рис. 8).

Но прежде, чем произойдет перезапись информации из М в S, необходимо записать эту информацию в ступень М. Моменту изменения сигнала С из 1 в 0 предшествует время, когда С=1. Именно в это время и происходит запись входной информации в ступень М. Если не запретить в это время изменения входной информации, то эти изменения могут произойти так близко к моменту перезаписи, что будет неизвестно, успели эти изменения записаться в ступень М, или нет. По этой же причине следует запретить одновременное изменение сигналов: Т и С. В то же время при С=0, на изменения сигналов Т никаких ограничений не накладывается.

Правило 1:

Движение по позициям строки соответствует изменению входных сигналов С и Т.

Изменение входных сигналов, требующее перемещения в заполняемую позицию строки, оценивается относительно позиции, где стоит число в скобках.

Правило 2: Если оценка показывает, что такое изменение невозможно, то в данной позиции ставится прочерк.

Правило 3: Если оценка показывает возможность изменения, то ставится число без скобок, соответствующее номеру нового состояния, в которое перейдет триггер.

Рисунок 8

Таблица 5

№ состояния	Состояние сигналов СТ	Q выхода
	00	01	11	10
1	(1)	2	-	4	0
2	1	(2)	3	-	0
3	-	6	(3)	-	0
4	1	-	-	(4)	0
5	(5)	6	-	8	1
6	5	(6)	7	-	1
7	-	2	(7)	-	1
8	5	-	-	(8)	1

Количество внутренних состояний триггера можно сократить, объединяя строки таблицы 5 по следующим правилам:

а) две и более сток таблицы можно соединить, если числа в соответствующих позициях строки совпадают;

б) в одной строке в данной позиции стоит "-", а в другой строке в этой же позиции стоит число;

в) если объединены строки, где в данной позиции стоят числа в скобках и без скобок, то в результирующей строке в данной позиции ставится число в скобках.

Минимизированная таблица внутренних состояний и переходов T - триггера имеет следующий вид:

Таблица 6

№ состояний	СТ	Q
	00	01	11	10
1,2,4	(1)	(2)	3	(4)	0
3	-	6	(3)	-	0
5,6,8	(5)	(6)	7	(8)	1
7	-	2	(7)	-	1

Преобразуем таблицу 6 в соответствии с количеством новых состояний триггера в таблицу 7.

Таблица 7

№ состояний	СТ	Q
	00	01	11	10
1,2,4	(1)	(1)	2	(1)	0
3	-	3	(2)	-	0
5,6,8	(3)	(3)	4	(3)	1
7	-	1	(4)	-	1

Так как число внутренних состояний уменьшилось до 4, то для кодирования этих состояний достаточно k=log S=2 внутренних переменных. Обозначим их как у1 и у2. Каждому внутреннему состоянию триггера поставим в соответствие набор значений переменных у1 и у2.

Эту операцию необходимо выполнить таким образом, чтобы в триггере не возникали критические состояния между сигналами обратных связей (состязания, приводящие к несанкционированным переходам триггера из состояния в состояние). Эти состязания будут устранены, если коды соседних состояний будут отличаться не более, чем в одном разряде, т.е. переходы между соседними внутренними состояниями будут реализованы изменением только одной внутренней переменной.

Составим граф переходов, где коды 00, 01, 11, 10 - коды внутренних состояний 1,2,3,4 соответственно. Эти коды определяются значениями переменных y1 и y2, например, код 01 соответствует значениям y1=0 и y2=1.

Рисунок 9

В соответствии с выбранным вариантом кодирования состояний триггера, минимизированная таблица Т - триггера (табл. 8) будет представлять собой совокупность 2 таблиц, каждая из которых определяет одну из функций у1 или у2.

Таблица 8

Код внутреннего состояния y1y2	СТ	Q
00	00	00	01	00	0
01	-	11	01	-	0
11	11	11	10	11	1
10	-	00	10	-	1

Данные таблицы 8 позволяют описать поведение переменных у1 и у2 в виде карт Карно. Для устранения явления статического состязания сигналов в карты Карно кроме минимальных покрытий следует вводить избыточное покрытие, таким образом, чтобы каждая пара смежных покрытий входила бы, по меньшей мере, в одно общее покрытие.

Рисунок 10. Карты Карно для у1 и у2.

Проведя склеивание карт Карно, определим выражения для у1 и у2.

Схема проектируемого Т - триггера, построенного по полученным выражениям с использованием логических элементов 2И-НЕ, представлена на рисунке 11.



Рисунок 11. Схема проектируемого Т - триггера.

2.3 Расчет логического элемента 2И-НЕ

Параметры элемента представлены в таблице 9.

Таблица 9

Напряжение питания, Uип, В	5
Тип схемы	И-НЕ
Температура окружающей среды, 0С	20
Коэффициент объединения по входу, Коб	3
Коэффициент разветвления, Краз	10
Ёмкость нагрузки, Сн, пФ	5
Частота повторения входных сигналов, fп, МГц	20
Напряжение логического «0», U0, В	0
Напряжение логической «1», U1, В	4
Напряжение порога переключения транзистора n-типа Uпор.n, В	2,4
Напряжение порога переключения транзистора p-типа Uпор.p, В	-1,5
Удельная крутизна транзисторов n-типа, Kn, мА/В2	0,3
Удельная крутизна транзисторов p-типа, Kp, mА/В2	0,2



Рисунок 12. Схема элемента 2И-НЕ

Расчет статических параметров.

· Напряжение логического перепада.

Uл = U1 - U0 = 4 - 0 = 4 [В].

· Эквивалентная удельная крутизна.

Для последовательно включенных транзисторов Кэкв=Кn/m=0.3/2=0.15

Для параллельно включенных транзисторов Кэкв=Кp*m=0.2*2=0.4

· Напряжение порога переключения.

· Запас помехоустойчивости по уровню «0».

U+п = Vп = 3.08 [B]

· Запас помехоустойчивости по уровню «1».

U-п = Uип - Vп = 5 - 3.08 = 1.92 [B]

· Ширина зоны неопределенности.

Vп 0.1 В

· Токи, потребляемые логическим элементом в состоянии «0» и «1», в статическом режиме, соответственно равны:

Iп0 = Iп1 = 0

· Мощность потребляемая логическим элементом в статическом режиме.

Рст = Uст Iст = Pст = 0 Вт

· Принимаем входное сопротивление элемента для состояния «0» и «1» на входе.

Rвх = 108 … 1010 [Ом]

· Принимаем выходное сопротивление элемента для состояния «0» и «1» на выходе.

Rвых = 105 … 106 [Ом]

Расчет динамических параметров.

· Общая паразитная ёмкость.

Сз-к n и Сз-к p = 0.5пФ

Сз-с n и Сз-с р = 0.5 пФ

См = 1.5 пФ

Сз-и n и Сз-и р = 0.5 пФ

Сп = Коб* Сз-к n + 2Коб*Сз-с n + Коб*Сз-и p + См + Сн = 3* 0.5*10-3 + +2*3*0.5*10-3+3*0.5*10-3+1.5*10-3+5*10-3 = 12.5*10-12 [Ф]

Для расчетов динамических параметров логического элемента принимаем значение паразитной емкости равное 15 пФ.

· Определяем время перехода из состояния «1» в состояние «0», т.е. время включения.

t1,0 = 0,8СпUип / Kn ?U2пор = 0.8*15*10-12*5/ 0.15*10-3*1.21 =

=60*10-12/0.1815*10-3=33.06*10-8 = 3.306*10-7 , где

?Uпор =Uип - Uпор.n -|Uпор.p| = 5 - 2.4 - 1.5 = 1.1 [В]

· Определяем время задержки распространения при включении.

t1,0 зд.р = tn (Uип - Vп) / (Uип - Uпор.n) = 7.69*10-8( 5 - 3.08) / ( 5 - 2.4) = 14.76*10-8 / 2.6 = 5.68*10-8, где

tn = 2Cп / Kn (Uип-Uпор.n) = 2*15*10-12 / 0.15*10-3(5-2.4) = 30*10-12 / 0.39*10-3= 7.69*10-8

· Определяем время перехода из состояния «0» в состояние «1», т.е. время выключения.

t0,1 = 0,8 CпUип / Кр ?U2пор = 0.8*15*10-12*5 / 0.4*10-3*1.21 =

= 60*10-12 / 0.484*10-3 = 12.4*10-8· Определяем время задержки распространения при выключении.

t0,1зд.р = tpVп/Uип - |Uпор.р| = 2.14*10-8*3.08/5-1.5=6.59*10-8/3.5 = =1.88*10-8,где

tp = 2Cп / [Kp (Uип - |Uпор.р|] = 2*15*10-12 / 0.4*10-3(5-1.5) =

= 30*10-12 / 1.4*10-3 = 2.14*10-8

· Определяем среднее время задержки распространения.

tзд.р.ср = ( t1,0зд.р + t0,1зд.р ) / 2 = 5,68*10-8 + 1,88*10-8/2 =

= 3,78*10-8

· Определяем мощность потребления элемента в динамическом режиме при заданной fп.

Рдин = fп Сп U2ип = 20*106*15*10-12*25 = 0,0075 [Вт]

Листинг программы работы схемы написанной на языке С++

#include<iostream.h>

#include<stdio.h>

#include<math.h>

#include<conio.h>

void main(void)

{

float Uip,Ko,Cn,Fn,Un,Up,Kn,Kp,U1,U0,Ul;

cout<<"-=РАСЧЕТ ЭЛЕМЕНТА И-НЕ=-"<<endl;

cout<<"Введите переменные:"<<endl;

cout<<"Напряжение источника питания (Uip):";

cin>>Uip;

cout<<"Коэффициент объединения (Коб):";

cin>>Ko;

cout<<"Емкость нагрузки (Cn):";

cin>>Cn;

cout<<"Частота повторения входных сигналов (fп):";

cin>>Fn;

cout<<"Напряжение логической <1> (U1):";

cin>>U1;

cout<<"Напряжение логического <0> (U0):";

cin>>U0;

cout<<"Напряжение порога переключения транзистора n-типа (Uпор.n):";

cin>>Un;

cout<<"Напряжение порога переключения транзистора p-типа (Uпор.p):";

cin>>Up;

cout<<"Удельная крутизна транзисторов n-типа (Kn):";

cin>>Kn;

cout<<"Удельная крутизна транзисторов p-типа (Kp):";

cin>>Kp;

float aUp=fabs(Up);

if ( ( aUp + Un ) < Uip )

{

Kn=Kn/2;

Kp=Kp*2;

Cn=Cn*1e-12;

Fn=Fn*1e6;

Kn=Kn*1e-3;

Kp=Kp*1e-3;

float Vn=(sqrt(Kn)*Un+sqrt(Kp)*(Uip-fabs(Up)))/(sqrt(Kn)+sqrt(Kp));

float Un1=Uip-Vn;

float Un0=Vn;

float dUn;

Ul=U1-U0;

float Rin=1e10;

float Rout=1e6;

float Cpar=15e-12;

float Cpv=(Ko*0.5e-12+2*Ko*0.5e-12+Ko*0.5e-12+1.5e-12+Cn);

dUn=Uip-Un-fabs(Up);

float t10=0.8*Cpar*Uip/(Kn*dUn*dUn);

float Tn=2*Cpar/(Kn*(Uip-Un));

float tz10=Tn*(Uip-Vn)/(Uip-Un);

float t01=0.8*Cpar*Uip/(Kp*dUn*dUn);

float Tp=2*Cpar/(Kp*(Uip-fabs(Up)));

float tz01=Tp*Vn/(Uip-fabs(Up));

float Pdin=Fn*Cpar*Uip*Uip;

clrscr();

cout<<" Статические параметры: "<<endl<<endl;

cout<<"Напряжение логического перепада(Uл) = "<<Ul<<endl;

cout<<"Кэкв.n ="<<Kn<<endl;

cout<<"Кэкв.p ="<<Kp<<endl;

cout<<"Напряжение порога переключения (Vn) = "<<Vn<<endl;

cout<<"Запас помехоустойчивости по уровню <1>: "<<Un1<<endl;

cout<<"Запас помехоустойчмвости по уровню <0>: "<<Un0<<endl;

cout<<"Входное сопротивление (Rвх) = "<<Rin<<endl;

cout<<"Выходное сопротивление (Rвых) = "<<Rout<<endl;

cout<<"\n Динамические параметры: "<<endl<<endl;

cout<<"Вычисленная по формуле паразитная емкость (Спар.в) = "<<Cpv<<endl;

cout<<"Принятая паразитная емкость (Спар) = "<<Cpar<<endl;

cout<<"Время включения (время перехода из <1> в <0>) (t1,0) = "<<t10<<endl;

cout<<"Время задержки при включении (t1,0зд.р) = "<<tz10<<endl;

cout<<"tn = "<<Tn<<endl;

cout<<"Время выключения (время перехода из <0> в <1>) (t0,1) = "<<t01<<endl;

cout<<"Время задержки при выключении (t0,1зд.р) = "<<tz01<<endl;

cout<<"tp= "<<Tp<<endl;

cout<<"Среднее время задержки распространения (tзд.р.ср) = "<<(tz10+tz01)/2<<endl;

cout<<"Мощность потребления (Рдин) = "<<Pdin<<endl;

cprintf("\n Для ВЫХОДА нажмите любую клавишу.");

}

else

cout<<"Схема не работает!";

getch ();

}

Заключение

При выполнении данной курсовой работы были рассмотрены принципы синтеза структур проектируемого устройства, а именно синхронной пересчетной схемы. Был проведен анализ сложности проектируемого устройства и выбор типа триггера, использование которого для реализации устройства позволяет минимизировать его сложность.

Было произведено проектирование триггерного устройства Т типа.

Произведен расчет логического элемента 2И-НЕ.

Курсовой проект помог закрепить полученные на лекциях и практических занятиях навыки.

Список используемой литературы

1. СХЕМОТЕХНИКА ЭВМ, методические указания к выполнению курсового проекта, С-Пб, СЗТУ, 2004, 37 с.

2. Угрюмов Е.П., Цифровая схемотехника. - С-Пб. БХВ-Петербург, 2004, 528 с.

3. «Теория Автоматов» учебно-методический комплекс / Г.И.Анкудинов, И.В.Иванова - СПб: Изд-во СЗТУ, 2008. -227 с.

Размещено на Allbest.ru

...