Микропроцессорные системы управления электротехническими объектами

Размещено на http://www.allbest.ru/

МИНОБРНАУКИ РОССИИ

Федеральное государственное бюджетное образовательное

учреждение высшего профессионального образования «Тульский государственный университет»

методические указания

ПО Контрольно-курсовой работе

по дисциплине: Микропроцессорные системы управления электротехническими объектами

Тула 2011



Методические указания по ККР составлены доцентом Чумаковым А.В. и обсуждены на заседании кафедры электротехники и электрооборудования факультета САУ

протокол №___ от "___"____________ 2011 г.

Зав. кафедрой ________________ Б.В. Сухинин

Методические указания по ККР пересмотрены и утверждены на заседании кафедры электротехники и электрооборудования факультета САУ

протокол №___ от "___"____________ 20___ г.

Зав. кафедрой ________________ Б.В. Сухинин



1. ЦЕЛЬ И ЗАДАЧИ ВЫПОЛНЕНИЯ КОНТРОЛЬНО-КУРСОВОЙ РАБОТЫ

Контрольно-курсовая работа выполняется с целью закрепления знаний по курсу: «Микропроцессорные системы управления электротехническими объектами» и развития навыков самостоятельной работы студентов при разработке технического задания, проектировании и эксплуатации отдельных узлов микропроцессорных систем ЧПУ и обработки данных. Задачами выполнения контрольно-курсовой работы являются:

- получение навыков разработки схемотехнических вопросов микропроцессорной техники;

- проработка ряда вопросов, связанных с прикладным программным обеспечением микропроцессорных систем;

- приобретение практических навыков составления и расчета принципиальных электрических схем цифровой и аналоговой техники.



2. ОСНОВНЫЕ ТРЕБОВАНИЯ К КОНТРОЛЬНО-КУРСОВОЙ РАБОТЕ

2.1 Тематика контрольно-курсовой работы

В контрольно-курсовой работе проектируется микропроцессорный (МП) контроллер электропривода постоянного тока (ЭП ПГ). Разрабатываются принципиальные электрические схемы, программное обеспечение и источник питания. Предусмотрены режимы синхронного, асинхронного обмена и режим прерывания. Кроме вопросов цифровой техники в курсовом проекте рассматривается применение аналоговой и преобразовательной техники, вопросы помехозащищенности при стыковке МП контроллера с внешними устройствами.

Это позволяет осветить в контрольно-курсовой работе все аспекты синтеза микропроцессорных систем сбора и обработки информации.

2.2 Исходные данные к контрольно-курсовой работе

В качестве базового микропроцессора выбран микропроцессор КР580ВM80, широко используемый в современной отечественной микропроцессорной технике. Структура проектируемых средств относится к классической структуре вычислительных управляющих систем с шинной организацией. контроллер микропроцессорный программный аналоговый

Заданием, на контрольно-курсовую работу, устанавливается типы используемых микросхем в процессорном блоке и блоке запоминающих устройств; объем памяти запоминающих устройств; типы микросхем и адресное пространство интерфейсного модуля. Исходными данными для программного обеспечения являются алгоритм работы электропривода, величина управляющего напряжения и время разгона электродвигателя



2.3 Задание на контрольно-курсовую работу

Задание на проектирование МП контроллера оформляется на типовом бланке отдельно для каждого студента. В задании указывается номер варианта, и перечисляются исходные данные.

Руководитель по согласований со студентом мажет выдать задание, которое по сложности эквивалентно типовому заданий.

2.4 Объем контрольно-курсовой работы

Результаты выполнения контрольно-курсовой работы представляются в виде пояснительной записки объемом 20... 25 листов формата А4 и графического материала объемом 2 листа формата А1.

2.5 Работа над контрольно-курсовой работой

Работа над контрольно-курсовой работой включает следующие этапы:

Этап 1. Разработка блока центрального процессора (ЦП)

Перед проектированием необходимо изучить по рекомендуемой литературе структуру, организацию и сигналы базового микропроцессора, режимы работы, тактирование, принципы буферизации шин и фиксации слова состояния.

Затем изучают режимы работы, назначение выводов используемых в блоке микросхем и составляют принципиальную схему.

Этап 2. Разработка блока запоминающих устройств (ЗУ)

Перед проектированием изучают принципы построения ЗУ, наращивания разрядности и объема, страничной организации памяти и дешифрации адресного пространства ЗУ. Затем приступают к разработке адресного дешифратора. Изучив режимы работы и назначение выводов используемых микросхем ЗУ, приступают к разработке принципиальной электрической схемы блока ЗУ.

Этап 3. Разработка интерфейсного модуля.

Перед проектированием изучают принципы ввода/вывода цифровой информации, режим обслуживания прерывания по вектору. Изучив применяемые микросхемы, разрабатывают узлы интерфейсного модуля и составляют принципиальную электрическую схему.

Этап 4. Разработка программного обеспечения.

На этом этапе изучают систему команд базового микропроцессора. На основании алгоритма работы электропривода составляются подпрограммы пуска электродвигателя, обслуживания прерывания, структура памяти Ш1 контроллера.



3. МЕТОДИЧЕСКИЕ УКАЗАНИЯ К РАБОТЕ НАД КОНТРОЛЬНО-КУРСОВОЙ РАБОТОЙ

3.1 Принцип работы ЭП ПТ и общие требования

В комплект ЭП ПТ входит тахогенератор ТГ, который закреплен на валу ЭД. Выходное напряжение ТГ, которое пропорционально частоте вращения вала ЭД, используется для ее контроля.

Для управления ЭП ПТ применяются МП контроллеры, которые должны в зависимости от требуемой частоты вращения задавать управляющее напряжение Uупр и контролировать фактическую ее величину по уровню постоянного напряжения, снимаемого с тахогенератора Uтг.

В состав МП контроллера входят два модуля: процессорный и интерфейсный. Процессорный модуль осуществляет отработку управляющих программ для реализации алгоритма управления ЭП ПГ. Интерфейсный модуль обеспечивает связь процессорного модуля с электроприводом: преобразование цифровых сигналов в аналоговых и наоборот, промежуточное хранение данных и фиксацию управляющих сигналов.

Проектируемый МП контроллер должен обеспечить следующий алгоритм работы ЭП ПТ.

Перед пуском ЭД т.е. перед подачей Uупр, МП контроллер проверяет наличие сигнала "Готовность", поступающего с электропривода (наличие питающего напряжения, снятие различных блокировок и т.д.). При отсутствии данного сигнала МП контроллер не производит пуск ЭД и должен выдать сигнал "Сбой" на световой индикатор. Если сигнал "Готовность" присутствует, то процессорный модуль МП контроллера выдает в интерфейсный модуль цифровой эквивалент Uупр, который цифро-аналоговым преобразователем преобразуется в аналоговую величину.

После подачи Uупр на электродвигатель ИП контроллер осуществляет программным способом определенную по времени задержку, необходимую для разгона ЭД до заданной частоты вращения, а затем вводит цифровой эквивалент напряжения ТГ. Преобразование аналоговой величины Uтг в цифровую осуществляется в интерфейсном модуле аналого-цифровым преобразователем.

После ввода Uтг МП контроллер приступает к сравниванию ее величины с yровнем Uупр. Если уровень Uтг соответствует Uупр.то пуск произошел в нормальном режиме.

Если соответствия нет, то имеет место нештатная ситуация, например, перегрузка ЭД. В этом случае МП контроллер выдает нулевой уровень Uупр (останов ЭД) и сигнал "Сбой", который индицируется светодиодом в интерфейсном модуле.

При пуске ЭД могут возникнуть различные аварийные ситуации.

При наличии сигнала "Авария" МП контроллер должен прервать подпрограмму пуска, остановить ЭД и выдать сигнал "Сбой".

3.2 Проектирование блока ЦП

Структурная схема блока ЦП представлена на рис.2. В его состав кроме ЦП и системного генератора СГ (на рис. не показан) входят:

- однонаправленный буфер шины адреса (БШA);

- двунаправленный буфер шины данных (БШД) ;

- регистр RG словосостояния ЦП;

- логическая схема формирования шины управления (ШУ);

Включение БША должно быть таким, чтобы все 16 разрядов ША передавались с его входа на выход.

Так как ШД двунаправленная, то направлением передачи информации через ВИД необходимо управлять. Это осуществляет сигнал "Прием" (ПМ). При уровне лог.1 сигналы с ШД через БШД должны передаваться в ЦП, а при лог.0 - из ЦП в ШД.

В начале каждого машинного цикла микропроцессора на ШД выдается восьмиразрядное словосостояние ЦП, отдельные разряды которого используются для формирования сигналов ШУ.



Словосостояние ЦП определяет действия выполняемые микропроцессором в данном машинном цикле чтение/запись ЗУ, чтение/ запись внешних устройств (ВУ) и т.д. Словосостояние фиксируется в регистре RG по сигналу "Строб состояния" (СС) от системного генератора и хранится в нем до окончания машинного цикла.

Логическая схема служит для формирования следующих управляющих сигналов ШУ :

- ЧтКП - чтение контроллера прерывания;

- ЗпП - запись в память;

- ЗпВУ - запись во внешнее устройство;

- ЧтВУ - чтение с внешнего устройства;

- ЧтП - чтение из памяти.

Сигналы ПМ и ВД, ("Выдача") в логической схеме используются для стробирования управляющих сигналов.

Схема подключения СГ к ЦП стандартная и приведена в приложении. Кварцевый резонатор BQ 1 обеспечивает возбуждение генератора. Интегрирующая цепочка RC служит для первоначального сброса СГ и ЦП при включении питания, а кнопка SB1 - для принудительного сброса. На входе "Готовность" IT присутствует уровень лог.1, т.к. предполагается, что быстродействие ЗУ и ВУ соизмеримо с быстродействием ЦП.

Здесь вместо БШД и логической схемы используется микросхема системного контроллера СК, объединяющая их в одном корпусе. Стробирование СК при записи словосостояния осуществляется сигналом СС, поступающим с СГ.

Цоколевка и режимы работы применяемых в блоке ЦП микросхем даны в приложении.



3.3 Проектирование блока ЗУ

Разработку блока ЗУ рассмотрим на примере. Пусть требуется спроектировать блок ЗУ со следующими параметрами:

- объем ОЗУ - 2К

- организация микросхем ОЗУ - 1024 х 4

- объем ПЗУ -1К

- организация микросхем ПЗУ - 256х 8

Это означает, что ОЗУ должно иметь объем 2К байта при использовании микросхем, позволяющих хранить 1024 четырехразрядных слов. Соответственно и для ПЗУ.

Блок ЗУ организуется по страничному принципу. Каждая страница образована заданными микросхемами в количестве, позволяющем хранить 8-ми разрядные слова. Для хранения в ОЗУ 1 Кбайта необходимы две микросхемы с организацией 1024х4. Причем одна из них будет хранить младшие разряды байта Д0 - Д3, а другая - старшие Д4 - Д7.

Для организации ОЗУ в 2К байта необходимы две страницы, т.е. четыре микросхемы с заданной организацией.

Соответственно ПЗУ будет состоять из четырех страниц, каждая из которых будет организована на одной микросхеме.

Структура блока ЗУ представлена на рис. 4 ( микросхемы D1, D2 - 0-я страница ОЗУ; D3, D4 - 1-я страница ОЗУ; D5 - 0-я страница ПЗУ; D6 - 1-я страница ПЗУ; 2-я и 3-я страницы ПЗУ не представлены ). Разряды ША А0 - А9 поступают одновременно на все микросхемы ОЗУ, т.к. для адресации (выбора) 1024 четырехpазрядных ячеек памяти необходимы десять двоичных разрядов (1024). Аналогично для адресации ячеек памяти ПЗУ используются восемь разрядов А0 - А7.

Выбор той или иной страницы памяти производит адресный дешифратор. Для его разработки необходимо составить таблицу адресов ЗУ: Начальный адрес 0 -й страницы ОЗУ - 00 00₁₆, а конечный - 03 FF₁₆, т.к. последний адрес представляется логическими 1 во всех десяти разрядах А0 - А9. Начальный адрес следующей страницы ОЗУ формируется как двоичная сумма конечного адреса предыдущей страницы и логической 1 в младшем разряде, т.е. имеем перенос 1 в разряд А10. Для определения конечного адреса этой страницы к начальному адресу прибавляем 2¹⁰ ,т.е. код с логическими 1 в разрядах А0 - А9. Аналогично строится таблица для страниц ПЗУ.

Анализ таблицы позволяет заключить, что отличие адресов 0-й и 1-й страниц ОЗУ состоит в разряде А10. Если А10 = 0, то обращение производится к 0-й странице, а если А10 = 1 , то к 1-й странице ОЗУ.

Если в разряде A11 появляются логические 1, то производится адресация ПЗУ, а если 0 - то ОЗУ. Причем номер страницы ПЗУ определяется состоянием разряда A8. Если А8 = 0, то производится обращение к 0 странице ПЗУ ( при условии А11 = 1), если А8 = 1, то производится выбор 1-й страницы ПЗУ.

На основании проведенных рассуждений строится адресный дешифратор.

Используемые дешифраторы имеют вход " Разрешение дешифрации" Р. Если на этом входе присутствует уровень логического 0 , то дешифрация разрешена. На вход разрешения первого дешифратора подаются сигналы ЧтП и ЗпП, объединенные по "И". В этом случае дешифрация номеров страниц ЗУ будет производится только в том случае, когда имеет место обращение к ЗУ.

Сформированные сигналы " Выбор страниц" поступают на входы "Выбор микросхем" (ВМ) каждой страницы ЗУ (рис.4).При наличии уровня логического 0 на этом входе микросхема ЗУ выводится из высокоимпедансного состояния и, если это схема ПЗУ, то её выход подключается к ШД, на которую поступают данные выбранные по адресу в соответствии с состоянием разрядов А0 - А7.



На микросхемы ОЗУ, кроме сигнала ВМ, необходимо подать сигнал Чт/Зп. Если на этом входе присутствует логическая 1, то осуществляется запись байта информации с ШД в ячейку с адресом, установленном в разрядах А0-A9. Если Чт/3п = 0, то осуществляется считывание данных из микросхемы в ШД. Такой режим работы микросхем обеспечивается подачей сигнала ЗпП на вход Чт/Зп.

3.4 Проектирование интерфейсного модуля

В состав интерфейсного модуля (рис. 6) входят следующие блоки:

- адресный дешифратор (ДШ);

- регистр цифро-аналогового преобразователя ( RG ЦАП );

- регистр аналого-цифрового преобразователя ( RG АЦП );

- регистр вектора прерывания ( RG ВП );



- триггер "Сбой" ( Тг СБ );

- триггер "Готовность" ( Тг ГОТ );

- буфер-формирователь ( BF );

- блоки оптронной развязки ( БОР );

Адресный дешифратор производит выбор порта ( регистра или триггера ) с которым производится обмен информацией, путем дешифрации его адреса поступившего с ША. По сигналу поступающему с ДШ производится либо синхронизация вводимой информации в порт , либо вывод выходов порта из высокоимпедасного состояния при чтении содержимого портов.

Регистр ЦАП служит для хранения цифрового эквивалента управляющего напряжения для его последующего преобразования в аналоговую величину в цифро-аналоговом преобразователе.

Регистр АЦП служит для приема и хранения цифрового эквивалента напряжения тахогенератора Uтг, после его преобразования в АЦП.

Регистр вектора прерывания хранит код команды RST. По сигналу ЧтКП выходы регистра должны выводится из высокоимпедансного состояния, что обеспечивает выдачу хранимого кода на ШД.

Информационный вход триггера СБ подключается к одному из разрядов ЩД. Синхронизация записи в триггер осуществляется сигналом с ДШ. При подключении светодиода к выходу триггера следует учитывать, что излучение светодиода происходит только при наличии разности потенциалов ( 1 и 0 ) на его выводах при прямом включении диода.

Запись информации в триггер ГОТ осуществляется внешними сигналами (информационным и синхронизирующим), поступающими с электропривода. Для того, чтобы не блокировать один из разрядов ШД состоянием триггера (0 или 1) выход триггера подключается к одному из разрядов ШД через буфер-формирователь ( ВF ) имеющий третье состояние. Вывод буфера из этого состояния ( подключение триггера с ШД ) осуществляется сигналом с ДШ.

Разработка адресного дешифратора.

Допустим, что начальный адрес постов интерфейсного модуля - 87₁₆.

Тогда адреса остальных портов определяются соответственно - 88₁₆, 89₁₆ и 8А₁₆.

Представим адреса портов в двоичном коде :

А7......... A0 - разряды ША ;

1000 0111 - адрес RG ЦАП ( порт 1 ) ;

1000 1000 - адрес RG АЦП ( порт 2 ) ;

1000 1001 - адрес Тг СБ ( порт 3 ) ;

1000 1010 - адрес Тг ГОТ ( порт 4 ) .

Адреса портов отличаются только в младших четырех разрядах ША, а старшая тетрада адреса неизменна ( разряды А4-А7). Поэтому структура ДШ будет иметь вид, представленный на рис. 7. Дешифрация разрядов А0 - А3 , т.е. обращение к портам , будет иметь место только в том случае , если состояние старшей тетрады 1000 и хотя бы один из сигналов ЧтВВ или ЗпВВ примет нулевой уровень ( обращение к портам ввода/вывода ).

Разработка регистра вектора прерывания.

Структура команды RST , код которой хранит RG ВП , имеет следующий вид:

Д7............... Д0 - разряды ШД ;

1 1 x x x 1 1 1 - код команды .

где xxx - двоичный код вектора прерывания.

При нулевом векторе прерывания его код 000 , код команды RST - 11000111. При первом векторе - 11001111, при втором - 11010111 и т.д. Учитывая, что логической 1 соответствует уровень напряжения > 2,4 В, а логическому 0 - уровень < 0.4 В входы регистра ( в соответствии с полученным кодом RST) подключают к питанию +5В или к нулевому проводу. На рис. 8 дан пример организации RG ВП для нулевого вектора прерывания.



3.5 Разработка программного обеспечения

Разработка программного обеспечения включает в себя разработку подпрограммы пуска ЭД, подпрограммы обслуживания прерывания и распределение памяти.

Разработка подпрограммы пуска ЭД .

Блок-схема подпрограммы пуска ЭД, реализующая алгоритм, рассмотренный в п.3.1, представлен на рис. 9.

В начале подпрограммы необходимо разрешить микропроцессору обслуживание прерывания и установить указатель стека на выбранный адрес ОЗУ.

При программировании операции ввода состояния триггера ГТ необходимо предварительно установить соответствие между состоянием триггера (лог. 1 или 0) и состоянием электропривода ("готов или не готов").

В блоке 3 производится анализ состояния того разряда ШД , к которому подключен триггер ГT.

В регистр ЦАП выводится цифровой эквивалент управляющего напряжения. Поэтому перед программированием этой операции необходимо вычислить по заданному Uупр его цифровой аналог (см. ниже ) .

Задержка времени для разгона ЭД может быть реализована в виде подпрограммы или без нее. Предварительно необходимо по заданному времени задержки произвести соответствующие вычисления (см. ниже).

В блоках 6 и 7 производится ввод цифрового эквивалента напряжения тахогенератора и его сравнение с цифровым эквивалентом управляющего напряжения. При несоответствии производится вывод

в RG ЦАП кода 00 ( блок 8 ), а в триггер СБ - сигнала "Сбой". Вывод в триггер необходимо организовать таким образом; чтобы разряд ШД, к которому подключен триггер, при вводе принял состояние, при котором светодиод должен излучать. Передача лог. 1 или 0 по этому разряду определяется схемой подключения светодиода к триггеру.

Разработка подпрограммы обслуживания прерывания .

Подпрограмма начинает работу при поступлении сигнала "Авария" на вход микропроцессора " Запрос прерывания " (ЗПР). В состав подпрограммы входят три блока, выполняющиеся последовательно друг за другом.

Первый блок осуществляет запрет прерывания и запись в стек содержимого регистров МП.

Второй блок обнуляет регистр ЦАП и выдает сигнал "Сбой".

Третий блок осуществляет вызов из стека содержимого регистров МП, разрешение прерывания и переход на конец подпрограммы пуска.

Расчет цифрового эквивалента.

Расчет сводится к преобразованию заданного управляющего напряжения из десятичной формы в шестнадцатеричную. Причем старший разряд кодирует направление вращения:

0 - прямое вращение, 1 - обратное.

Пусть задано Uупр = + 3.1 В. Так как в ЦАП цифровой код преобразуется в аналоговую величину с определенной дискретностью

( 0.05 В ), то первоначально вычисляется количество дискрет для представления аналоговой величины заданного уровня. Для уровня 3.1 В количество дискрет составляет 62₁₆, а двоичный эквивалент 0111110₂ . С учетом направления вращения получим 00111110₂, в шестнадцатеричной форме 3 Е ₁₆.

Разработка подпрограммы задержки .

Подпрограмма задержки реализуется путем организации циклического процесса из N циклов. Если известно время выполнения i-той команды t _i, в цикле и количество таких команд K в цикле, то время задержки составит:

Таким образом разработка подпрограммы сводится к выбору типа команд в цикле и определению количества циклов в шестнадцатеричной форме.

Распределение памяти.

Структура памяти МП контроллера оформляется в виде , представленном на рис. 10



В начальных адресах ( 00 00 - 00 3F ) располагаются восемь областей, закрепленных за конкретным вектором прерывания. Например , за нулевым вектором закреплены восемь байтов с адресами 00 00 - 00 07, за первым вектором - следующие восемь и т.д. Поскольку подпрограмма обслуживания прерывания занимает больший объем памяти , чем отведенный под вектор прерывания, то в этих областях размещают только команду безусловного перехода по адресу, с которого размещена подпрограмма обслуживания прерывания.

Стек - это любая область ОЗУ. Однако его целесообразнее располагать начиная с конечной ячейки, т. к. его заполнение происходит в сторону младших адресов.

Подпрограммы пуска и обслуживания прерывания располагаются в тех местах памяти , в каких разработчик считает целесообразным

в зависимости от объемов ОЗУ и ПЗУ.

Распределение памяти должно сопровождаться указанием конкретных шестнадцатеричных адресов.

00 00 00 07		ОЗУ
00 08 00 0F	Команда перехода по адресу 04 2А
00 10 00 3F
03 FF	Стек
04 00 04 29	Подпрограмма пуска ЭД	ПЗУ
04 2A 04 51	Подпрограмма обслуживания прерывания
04 52 07 FF	Резерв



4. ОФОРМЛЕНИЕ ПОЯСНИТЕЛЬНОЙ ЗАПИСКИ И ГРАФИЧЕСКОЙ ЧАСТИ

Объем пояснительной записки должен составлять 20-25 страниц формата А4 . Очередность разделов следующая:

- титульный лист;

- бланк задания;

- введение;

- разработка блока ЦП;

- разработка блока ЗУ;

- разработка интерфейсного модуля;

- разработка программного обеспечения;

- заключение ;

- библиографический список.

Во введении должны быть кратко описаны возможности микропроцессорной техники и ее роль в развитии современного станкостроения.

В разделе разработки блока ЦП необходимо описать его функционирование применительно к типу используемых микросхем.

В разделе разработки блока ЗУ необходимо привести расчет требуемого количества страниц памяти, таблицу адресного пространства ЗУ, схему адресного дешифратора и описание функционирования всего блока ЗУ.

В разделе проектирования интерфейсного модуля проводится разработка адресного дешифратора, регистра вектора прерывания и описание функционирования всего модуля с применением заданных микросхем.

В разделе программного обеспечения приводится расчет цифрового эквивалента, расчеты по подпрограмме задержки, описание подпрограмм пуска, обслуживания прерывания, распределение памяти.

В заключении дается краткая характеристика разработанного МП контроллера и области его применения. Графическая часть проекта содержит следующие материалы :

- "Процессорный модуль" формата A1;

- "Интерфейсный модуль" формата А2;

- "Программное обеспечение" формата А2 .

На первом листе представляются принципиальные электрические схемы блоков ЦП и ЗУ, а на втором - интерфейсного модуля.

В состав материалов программного обеспечения выносимых на лист, входят подпрограммы пуска и обслуживания прерывания. Они представляются в виде таблиц, принятых для программ на языке Ассемблера.



БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Микропроцессорные системы: учеб. пособие для вузов /Е.К.Александров и др.; под ред. Д.В. Пузанкова. -М.: Политехника, 2002. -935 с.

2. Токарев, В. Л. Микропроцессорные системы : учеб. пособие / В. Л. Токарев; ТулГУ. -Тула: Изд-во ТулГУ, 2008. -464 с.

3. Благовещенская М. М. Информационные технологии систем управления технологическими процессами: Учебник для вузов /М.М. Благовещенская, Л.А. Злобин. -М.: Высшая школа, 2005. -768 с.: ил.

4. Новиков Ю.В. Основы микропроцессорной техники: Курс лекций для вузов / Ю.В.Новиков, П.К.Скоробогатов; Интернет ун-т информ. технологий. М., 2003. -432 с.

5. Ровдо А.А. Микропроцессоры от 8086 до Ptntium III Xeon и AMD-K6-7. Регистры, команды, ассемблер. -М.: ДМК. 2000. -592 с.

6. Локтюхин В.Н. Микропроцессоры и ЭВМ: Учебное пособие для вузов. -М.: Энергоатомиздат. -Кн. 1. Микропроцессорные системы. Проектирование аппаратных и программных средств. -2000. -100 с.

7. Корнеев В.В., Киселев А.В. Современные микропроцессоры. -М.: «Нолидж», 2000. -320 с.

8. Шевкопляс Б.В. Микропроцессорные структуры. -М.: Радио и связь, 1990. -517 с.

9. Сташин В.В. и др. Проектирование цифровых устройств на однокристальных микроконтроллерах. -М.: Энергоатомиздат, 1990. -483 с.

10. Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Справочник. В 2 т. / В.Б. Абрайтис, Н.Н. Аверьянов, А.И. Белоус и др.; Под ред. В.А. Шахнова. -М.: Радио и связь, 1988.

11. Щелкунов Н.Н. и др. Микропроцессорные средства и системы. -М.: Радио и связь, 1989. -451 с.

12. ГОСТ 2.708 - 81 ЕСКД. Правила выполнения электрических схем цифровой вычислительной техники. - М.: Госстандарт СССР, 1981. - 32 с.

13. ГОСТ 2.743 - 82 ЕСКД. Обозначения условные графические в схемах. Элементы цифровой техники. - М.: Госстандарт СССР, 1982. - 37 с.

Размещено на Allbest.ru

...