Розробка мікропроцесорної системи

Размещено на http://www.allbest.ru

Размещено на http://www.allbest.ru

Вступ

В останні роки відзначається швидке зростання випуску мікропроцесорних БІС і приладів на їх основі. Це пояснюється тим, що мікропроцесори (МП) дають можливість використання засобів і методів обчислювальної техніки в будь-яких пристроях, де реалізуються процедури збору, обробки, передачі та відображення інформації, управління процесами і об'єктами. Мікропроцесор, за визначенням - це програмно - керований пристрій, який безпосередньо здійснює процес обробки цифрової інформації і керування ним, побудоване на одній або декількох БІС. Мікро-ЕОМ створюється на основі технології БІС; за визначенням, це мікропроцесорна ЕОМ, що складається з мікропроцесора, напівпровідникової пам'яті, засобів зв'язку з периферійними пристроями. При необхідності мікро-ЕОМ забезпечується пультом управління і джерелом живлення. Усі складові частини мікро-ЕОМ об'єднуються загальною несучою конструкцією. Мікро-ЕОМ призначені, в основному, для вбудовування в апаратурі систем як елементи обробки інформації. Мікро-ЕОМ Ї багатофункціональний блок, який за рахунок програмування органічно зливається у функціональному відношенні з апаратурою , в яку вбудовується.

Контролер Ї це пристрій керування деяким механізмом або апаратом за жорсткою програмою. Прикладами досить складних контролерів можуть служити пристрої керування магнітними стрічками і дисками. До появи мікро-ЕОМ контролери виконувалися як чисто апаратні пристрої. Однак простота і гнучкість реалізації в ЕОМ логічних функцій, а також можливість додаткового використання обчислювальних алгоритмів роблять застосування мікро-ЕОМ у контролерах вельми перспектівні .Контроллери, побудовані на базі мікро-ЕОМ, називають мікроконтролерами.

Тому знання з області проектування сучасних мікропроцесорів та МК систем управління є невід'ємною складовою підготовки фахівця з електронної техніки.

1. Центральний процесор КР580ВМ80А

Мікросхема КР580ВМ80А Ї 8-розрядний центральний процесорний пристрій (ЦПУ) паралельної обробки даних. Пристрій не має можливості апаратного нарощування розрядності оброблюваних даних, але дозволяє здійснювати це програмним способом. Структурна схема КР580ВМ80А представлена на рис. 1.1.

Тактова частота для процесора КР580ВМ80А - до 2,5 МГц. Кожна команда виконується за 1...5 машинних циклів, кожен з яких складається з 3...5 тактів. Таким чином середня продуктивність оцінюється на рівні 200...300 тис. оп / c на частоті 2 МГц.

Рисунок 1.1 - Структурна схема КР580ВМ80А

16-розрядна шина адреси (забезпечує пряму адресацію зовнішньої пам'яті обсягом до 64 Кбайт і 256 пристроїв введення-виведення ) і 8-розрядна шина даних мікропроцесора роздільні.

Арифметично-логічний пристрій (АЛП). У 8-розрядному АЛП передбачена можливість виконання чотирьох арифметичних операцій, чотирьох видів логічних, а також чотирьох видів циклічного зсуву. При виконанні цих операцій одним з операндів служить вміст акумулятора і результат операції міститься в акумулятор. Передбачена можливість виконання арифметичних операцій над десятковими числами.

Блок регістрів проводить прийом, зберігання і видачу різної інформації, яка бере участь у процесі виконання програми, і містить лічильник команд, покажчик стека, регістри загального призначення, регістри тимчасового зберігання і регістр адреси. Шістнадцяти-розрядний лічильник команд зберігає поточну адресу команди. Вміст лічильника команд автоматично збільшується після вибірки кожного байта команди. Шістнадцяти-розрядний покажчик стека містить початкову адресу пам'яті, що використовується для зберігання і відновлення вмісту програмно-доступних регістрів ЦП.

Буфери даних і буфери адреси забезпечують зв'язок центрального процесора з зовнішніми шинами даних і адреси.

Регістри даних - зберігання, що у операціях даних передбачено сім 8- розрядних регістрів.

Регістр А, званий акумулятором, призначений для обміну інформацією з зовнішніми пристроями, при виконанні арифметичних, логічних операцій і операцій зсуву він служить джерелом операнда, в нього поміщається результат виконаної операції.

Умовне графічне позначення КР580ВМ80А зображене на рисунку 1.2.

Рисунок 1.2 - Умовне графічне позначення КР580ВМ80А

мікропроцесорний інтегральний регістр дисплей

Призначення виводів КР580ВМ80А:

D0...D7 - шина даних (входи з трьома станами, призначені для прийому і видачі даних і команд);A0...A15 - адресна шина; F1, F2 - входи тактуючих імпульсів; RES - переустановлення; RDY - готовність; HOLD - захоплення; INT - запит; HLDA - підтвердження захоплення; WAIT - очікування; INTE - дозвіл; RD - прийом інформації з магістралі даних; SYNC -; VCC - живлення +5 В; GND - загальний.

Рисунок 1.3 - Схема центрального процесора на базі мікропроцесора КР580ВМ80А

2. Організація підключення зовнішніх пристроїв до МП системи

Оскільки відстань до зовнішніх пристроїв менше 10 м, то в МПС організовано паралельний інтерфейс передачі даних за допомогою ІМС КР580ВВ55. Для здійснення адресації використано дешифратор К155ІД7, а для узгодження роботи ІМС з зовнішніми пристроями використано 3 цифро-аналогових перетворювачів (ЦАП) К1118ПА1.

2.1 Програмований периферійний адаптер КР580ВВ55

Програмований периферійний адаптер (ППА) КР580ВВ55 являє собою три канали введення/виведення A, B і C по 8 біт кожен.

Основні особливості мікросхеми: 3 канали введення/виведення, 8 біт кожний; 3 режими роботи (1 - статичне введення/виведення, 2 - тактове введення/виведення, 3 - двонаправлене введення/виведення); роздільне програмування кожного каналу на введення або виведення.

ППА структурно розбитий на дві групи (A і B). Група A включає в себе канал A і старшу тетраду каналу C. Група B складається з каналу B і молодшої тетради каналу C (рис. 2.1).

Рисунок 2.1 - Структурна схема ППА КР580ВВ55

Завдання режиму і напрям пересилання визначається керуючим словом. Структура керуючого слова наведена на рис. 2.2.

Рисунок 2.2 - Структура керуючого слова

Мікросхема може працювати у 3-х режимах. У режимі 0 три згаданих канали можуть бути незалежно один від одного запрограмовані на введення або виведення інформації. Режим 1 дозволяє передавати інформацію по каналах A і B, використовуючи окремі біти каналу C для управління обміном даними. У режимі 2 канал A набуває властивість двобічної шини, керованої знову ж окремими бітами каналу C.

2.2 Швидкодіючий ЦАП К1118ПА1

При підключенні до зовнішніх пристроїв використаний ЦАП К1118ПА1 (рис. 2.3).

Мікросхема швидкодіючого ЦАП К1118ПА1 призначена для перетворення паралельного двійкового коду в струм. Вона використовується в системах обробки високочастотних сигналів, системах збору і обробки даних, вимірювальної техніки та інших пристроях.

Нумерація та призначення виводів мікросхеми: 1 - цифровий код 8 (МР); 2-7 - цифрові входи 2-7; 8 - цифровий вхід 1 (СР); 9 - напруга джерела живлення; 10 - інвертуючий вхід підсилювача; 11 - корекція підсилювача; 12 - опорна напруга; 14 - вихід; 15 вихід доповнюючий.

Рисунок 2.3 - Мікросхема ЦАП К1118ПА1

Номінальне значення напруги джерела живлення для ЦАП К1118ПА1 Ucc = -5,2 В, а його допустиме відхилення може знаходитися в межах ±5%. Амплітуда напруги пульсації не повинна перевищувати 65 мВ. Номінальне значення опорної напруги UREF становить 10,56 В при стабільності ± 1%, а амплітуда пульсацій не перевищує 5 мВ.

Рисунок 2.4 - Організація підключення зовнішніх пристроїв до МПС

3. Організація ПДП та переривань МПС

Згідно з вихідними даними до курсового проекту, кількість пристроїв з ПДП - 3, кількість зовнішніх переривань - 2. У системі, крім того, додатковим джерелом запиту переривання є контролер клавіатури. Тому для організації ПДП використано чотирьох канальний контролер прямого доступу до пам'яті КР580ВТ57, а для організації переривань -- восьми канальний контролер переривань КР580ВН59.

3.1 Контролер переривань КР580ВН59

Мікросхема КР580ВН59 - програмований контролер переривань ( ПКП), обслуговує до восьми запитів на переривання мікропроцесора, які надходять від зовнішніх пристроїв.

Мікропроцесор дозволяє скоротити засоби програмного забезпечення і реальні витрати часу за пріоритетами переривань в системах з пріоритетами багатьох рівнів . Алгоритм завдання пріоритету встановлюється програмним шляхом. Пріоритети, закріплені за зовнішніми пристроями, можуть бути змінені в процесі виконання програм.

На рисунку 3.1 зображене умовне графічне позначення КР580ВН59

Рисунок 3.1- Умовне графічне позначення КР580ВН59

Призначення виходів ПКП КР580ВН59:

1 Ї CS вхід (вибір мікросхеми); 2 Ї WR вхід (запис інформації); 3 Ї RD вхід (читання інформації); 4-11 Ї D7-D0 входи/виходи (канал даних); 12, 13, 15Ї CFS2-CAS0 входи/виходи (шина каскадування); 14 Ї GND - (загальний); 16Ї MS/SV вхід (вибір керованої мікросхеми); 17Ї INT вихід (переривання); 18-25 Ї IRQ7-IRQ0 вхід (запит переривання); 26ЇINTA вхід (підтвердження переривання); 27ЇA0 вхід (адреса 0-го розряду); 28ЇUccЇнапруга живлення.

Рисунок 3.2 Ї Структурна схема КР580ВН59

Опис блоків структурної схеми (рис. 3.2): регістр запитів переривання (РЗПР) призначений для запису і зберігання запитів переривань (IRQ). Регістр обслужених запитів (РОЗПР) призначений для зберігання сигналів, що надходять з виходів схеми маскування запитів переривання відповідного сигналу запиту, який обслуговується в даний момент. Схема маскування запитів переривання і аналізу їх по пріоритету (МЗПР) пов'язана з РЗПР, РОЗПР. Схема маскування дозволяє або забороняє проходження сигналів з виходу РЗПР на входи схеми аналізу за рівнем пріоритету. На вхід логічної схеми читання (запису ) ЛЧТ/ЗП подаються сигнали АТ, WR і RD сполучення цих сигналів дозволяють записати команди в різні регістри мікросхеми, а також рахувати вміст регістрів ПКП на шину даних. Напруга низького рівня на вході WR мікросхеми дозволяє записувати керуючі слова команд ініціалізації (СКІ) і слова команд операцій (СКО) в мікросхему ПКП. Напруга низького рівня на вході RD мікросхеми ПКП дозволяє вважати вміст РЗПР, РОЗПР або двійково-десятковий код запиту переривання на шину даних. Пристрій управління (ПУ) призначено для видачі сигналу NT після надходження одного або декількох запитів на виходи IRQ7-IRQ0. Воно видає також керуючі сигнали для формування команди CALL, причому характер роботи УУ в процесі вироблення команди CALL різний при різних включених мікросхемах ПКП.

Рисунок 3.3 Ї Організація переривань

3.2 Контролер прямого доступу до пам'яті КР580ВТ57

Мікросхема КР580ВТ57 (рис. 3.4) Ї чотирьох-канальний програмований контролер прямого доступу до пам'яті (ПД), призначений для високошвидкісного обміну даними між пам'яттю системи і периферійними пристроями шляхом генерації масиву послідовних адрес пам'яті на вимогу периферійного пристрою.

Мікросхема здійснює двонаправлений обмін даними між пам'яттю і периферійними пристроями шляхом формування в адресному каналі мікропроцесорної системи параметрів заданого масиву адрес елементів пам'яті і керуючих сигналів. Масив адрес, за якими відбувається обмін даними між периферією і пам'яттю, характеризується початковою адресою, тобто першою адресою початку обміну і числом циклів звернень до пам'яті. Після надання системної шини з боку процесора мікросхема може здійснити обмін масивом даних між пам'яттю і периферійними пристроями без подальшого втручання процесора.

Рисунок 3.4 Ї УГП контролера прямого доступу до пам'яті КР580ВТ57

Призначення виводів: 1 Ї RDI0 (читання введення/виведення); 2ЇWRI0 (вхід/вихід, Запис введення/виведення); 3 Ї RD (вихід, читання пам'яті); 4 Ї WR (вихід, запис пам'яті); 5 Ї M128 (вихід, модуль 128); 6Ї RDY (вхід, сигнал "Готовність "); 7 Ї HLDA (вхід, сигнал "Підтвердження захоплення); 8 Ї STBA (вихід, стробуючих сигналів адреси); 9 Ї AE (вихід, дозвіл адреси); 10 Ї HRQ (вихід, запит захоплення); 11Ї CS (вхід, вибір мікросхеми); 12 Ї C (вхід, тактовий сигнал); 13Ї SR (вхід, сигнал " Установки "); 25, 24, 14, 15 Ї DACK0 - DACK3 (виходи, підтвердження прямого доступу до пам'яті каналів 0-3); 19, 18, 17, 16 Ї DRQ0-DRQ3 (входи, запит прямого доступу до пам'яті каналів 0-3); 20 Ї GND - (загальний); 30 , 29 , 28 , 27 , 26 , 23 , 22 , 21Ї D0- D7 (входи / виходи, канал даних); 31Ї Ucc (напруга живлення); 32-35Ї A0-A3 (входи / виходи, канал адреси); 36 Ї TC (вхід, кінець рахунку); 37-40 Ї A4 -A7 (виходи, канал адреси).

Рисунок 3.5 - Структурна схема КР580ВТ57

Опис блоків структурної схеми КР580ВТ57 (рис. 3.5).

Пристрій управління формує всі керуючі сигнали, необхідні для здійснення різних режимів роботи мікросхеми КР580ВТ57. Схема вироблення сигналів запис/читання забезпечує прийом, формування і видачу сигналів, що здійснюють обмін інформацією між ЦП і схемою ПДП, між пам'яттю і периферійними пристроями.

Режим роботи мікросхеми встановлює 8-розрядний регістр установки режимів. Запис в регістр здійснюється в режимі програмування після завантаження регістра адреси і регістру числа циклів, скидання, тобто установки в початковий стан, Ї подачею сигналу RESET. Записуючи в регістр установки режиму певну інформацію, можна встановити такі режими роботи (обслуговування) схеми ПДП: автозавантаження, кінець рахунку, подовжений /звичайна запис, фіксований /циклічний пріоритет.

Регістр стану каналів вказує, який канал досяг умови кінця рахунку. Буфер адреси призначений для прийому і видачі коду адреси. Двонаправлені адресні шини А0 - A3 в режимі програмування є входами , які обирають один з регістрів , інформація з якого повинна бути лічена або, навпаки, записана. У режимі обслуговування вони є молодшими розрядами 16-розрядної адреси пам'яті. Виходи А4 - А7, мають стан "Вимкнено", призначені для видачі 4-7 розрядів 16-розрядної адреси пам'яті.

Буфер даних складається з восьми двонаправлених схем, кожна з яких має на виході стан "Вимкнено" і призначена для сполучення пристрою ПДП з шиною даних МП. При програмуванні завантаження регістра адреси, регістра числа циклів або регістра установки режимів здійснюється з ЦП через шину даних за два командних цикли.

При читанні вмісту регістра адреси, регістра числа циклів або регістра стану каналів дані передаються в ЦП також через шину даних. Протягом циклів ПДП мікросхема КР580ВТ57 управляє системною шиною і видає через буфер даних старші вісім розрядів адреси пам'яті одного з регістрів адреси ЗУ. Ці розряди адреси передаються на початку кожного циклу ПДП , а потім шина даних звільняється для обміну даними між пам'яттю і периферійними пристроями протягом решти циклу ПДП.

Рисунок 3.6 Ї Організація ПДП

4. Організація банків пам'яті в мікропроцесорній системі

4.1 Організація ПЗП

Згідно із завданням необхідно реалізувати ПЗП ємністю 3Кбайт. Для цього використаємо БІС: К573РФ41 (4Кх8).

Мікросхема К573РФ41 представляє собою репрограмований постійно запам'ятовуючий пристрій ємністю 32 Кбіт (4Кх8) з ультрафіолетовим стиранням і електричним записом інформації. Містить101275 інтегральних елементів.

Рисунок 4.1 Ї УГП К573РФ41

Призначення виводів К573РФ41: 1 Ї вхід сигнала запису; 2 Ї вхід адресний А13; 3 Ї вхід адресний А8; 4 Ї вхід адресний А7; 5 Ї вхід адресний А6; 6 Ї вхід адресний А5; 7 Ї вхід адресний А4; 8 Ї вхід адресний А3; 9 Ї вхід адресний А2; 10 Ї вхід адресний А1; 11 Ї вхід читання/запис В1; 12 Ї вхід читання/запис В2; 13 Ї вхід читання/запис В3; 14 Ї загальний; 15 Ї вхід читання/запис В4; 16 Ї вхід читання/запис В5; 17Ї вхід читання/запис В6; 18 Ї вхід читання/запис В7; 19 Ї вхід читання/запис В8; 20 Ї вхід сигнала вибору режима роботи; 21 Ї вхід адресний А11; 22 Ї вхід сигнала вибору мікросхеми; 23 Ї вхід адресний А12; 24 Ї вхід адресний А10; 29 Ї вхід адресний А9; 26 Ї напруга живлення Uж1; 27 Ї вільний; 26 Ї напруга живлення Uж2;

Рисунок 4.2 - Організація пам'яті програм

4.2 Організація ОЗП

Згідно із завданням необхідно реалізувати статичний тип пам'яті ємністю 60 Кбіт. Для цього використаємо БІС КА1500РУ490 (64Кх1).

Мікросхема КА1500РУ490 представляє собою статичний оперативний запам'ятовуючий пристрій ємністю 60 Кбіт (64Кх1). Корпус типу 4110.24-1, маса не більше 1,8 г.

Рисунок 4.3 Ї УГП КА1500РУ490

Призначення виводів КА1500РУ490: 1 Ї інформаційний вихід D0; 2 Ї вхід адресу А0; 3 Ї вхід адресу А1; 4 Ї вхід адресу А2; 5 Ї вхід адресу А3; 6 Ї вхід адресу А4; 7 Ї вхід адресу А5; 8 Ї вхід адресу А6; 9 Ї вхід адресу А7; 10 Ї напруга живлення; 11 Ї вхід адресу А8; 12 Ї вхід адресу А9; 13 Ї вхід адресу А10; 14 Ї вхід адресу А11; 15 Ї вхід адресу А12; 16 Ї вхід адресу А13; 17 Ї вхід адресу А14; 18 Ї вхід адресу А15; 21 Ї вхід «читання/запис» RD/WR; 22 Ї вхід «вибір мікросхеми» CS; 19 Ї вхід інформаційний DI; 20 Ї загальний.

Рисунок 4.4 - Організація ОЗП

5. Організація людино-машинного інтерфейсу

Контролер клавіатури КР580ВВ79.

БІС КР580ВВ79 Ї програмований пристрій, призначений для побудови систем (підсистем) відображення інформації на основі дисплеїв (індикаторів) різних типів, а також систем (підсистем) введення інформації з різного типу клавіатур.

Ця БІС дозволяє автоматично сканувати клавіатуру, визначити і видати код позиції клавіші, утримуючи в матриці клавіатури, придушити перешкоди брязкіту контактів клавіатури, а також регенерувати зображення на дисплеї ( індикаторі ). Програмування восьми режимів введення і чотирьох режимів виведення забезпечує широкі можливості для користувача при введенні і відображенні інформації. Введена інформація може накопичуватися в зворотному магазині (ЗМ) ОЗУ датчиків з доступом "перший увійшов - перший вийшов" ємністю 8 слів*8 розрядів (8 байт). Час сканування клавіатури і регенерації зображення задається програмним способом. За електричними параметрами БІС КР580ВВ79 повністю сумісна з мікросхемами серії ТТЛ.

Рисунок 5.1 - УГП КР580ВВ79

Призначення виводів: 1, 2, 5-8, 38, 39 Ї RET2-RET7, RET0, RET1 «входи лінії повернення»; 3 Ї C «вхід синхронізація»; 4 Ї INT вихід «запит переривання»; 9 Ї SR «вхід установка»; 10 Ї RD вхід «читання інформації»; 11 Ї WR «вхід запис інформації»; 1-19 Ї D0-D7 «виходи / входи канал даних»; 20 Ї GND «загальний»; 21 Ї INS / D «вхід команда / дані»; 22 Ї CS «вхід вибір мікросхеми»; 23 Ї BD «вихід гасіння відображення»; 24-27 Ї DSPA3-DSPA0 «виходи канал дисплея А»; 28-31 Ї DSPB3-DSPB0 «виходи канал дисплея У»; 32-35 Ї S0-S3 «виходи лінії сканування»; 36 Ї SH «вхід зрушення»; 37 Ї CO / STB «вхід управління / стробуючий сигнал»; 40 Ї Ucc «напруга сигналу».

Рисунок 5.2 - Структурна схема КР580ВВ79

ОЗП датчиків призначено для зберігання з послідуючим зчитуванням коду позиції клавіш, стану ключів в матриці датчика, а також інформації, що вводиться по стробу.

Схема аналізу стану ОЗП датчиків визначає число сигналів, що знаходиться в ОЗП, а також фіксує заповнення всього об'єму ОЗП або відсутність інформації в ньому. Якщо ОЗП вміщує інформацію, формується сигнал INT.

Схема управління вводом/виводом виробляє сигнали, котрі управляють обміном інформацією з МП, а також внутрішнім і пересилками даних і команд в різні регістри і буфери мікросхеми.

Схема управління та синхронізації складається з регістру зберігання команд, куди записуються команди, які управляють клавіатурною та дисплейною частинами мікросхеми, и лічильника синхронізації, за допомогою якого забезпечується узгодження тривалості циклу МП з внутрішньою синхронізацією мікросхеми.

Рисунок 5.3 - Схема організації людино-машинного інтерфейсу в мікропроцесорній системі

6. Аналіз мікропроцесорної системи

Мікропроцесор КР580ВМ80А може здійснювати синхронний і асинхронно - синхронний обміни інформацією з пам'яттю і зовнішніми пристроями за один або кілька машинних циклів. Крім того, його підсистема переривань може ініціювати асинхронно Ї синхронний обмін по перериванню. При обробці більшості команд мікропроцесор здійснює обміни з пам'яттю - витягує код команди і операнди, засилає в пам'ять вміст регістрів і лише тільки дві команди IN і OUT призначені для проведення обміну з зовнішніми пристроями. Обмін з пам'яттю ініціюється також при початковій установці мікропроцесора.

Мікропроцесор виконує різні команди за різний час протягом від 1 до 5 машинних циклів (M1 - М5). Перший цикл зазвичай складається з 4-5 машинних тактів, а наступні Ї з 3.

У першому такті по передньому фронту F2 на виході SYNC з'являється сигнал високого рівня , ініціюючи перший такт машинного циклу. Крім того, на шині даних в цьому такті з'являється слово стану , у якого в розрядах D1, D5, D7 записані одиниці. По передньому фронту F2 в цьому такті на адресній шині встановлюється адреса комірки пам'яті, котрий надійшов у буфер адреси з лічильника команд МП.

У другому такті на виході мікропроцесора DBIN з'являється сигнал високого рівня тривалістю в один такт, за яким зазвичай відбувається читання пам'яті і зовнішніх пристроїв. У цьому такті мікропроцесор опитує сигнали на входах READY, HOLD і тригері HLTA. Залежно від значення сигналів на цих виводах мікропроцесор переходить в різні стани: очікування, захоплення або зупину. У третьому такті може виконуватися або завершуватися читання пам'яті, після чого шина даних переходить в високоімпедансний стан. Зазвичай до четвертого такту вже змінюється значення лічильника команд і, таким чином, в ньому знаходиться адреса нової команди, яка надходить на адресні шини в першому такті наступного машинного циклу.

У четвертому такті код команди, що надійшла в регістр команд, дешифруєтся - визначається, скільки циклів і тактів потрібно для виконання команди , яка потім відпрацьовується мікропроцесором протягом даного чи наступного п'ятого такту. Якщо команда 2- або 3-байтна, то виконання її відбувається в наступний машинних циклах після вилучення решти байтів.

ОЗП побудовано на основі одного банка пам'яті, місткістю 64Кх8.

ПЗП побудовано на основі блока пам'яті, місткістю 4Кх8.

Контролер клавіатури дозволяє автоматично сканувати клавіатуру, визначати і видавати код позиції клавіші, натиснутої в матриці клавіатури, виявляти помилки при замиканні двох і більше клавіш, в мікросхемі введена схема усунення брязкоту при замиканні-розмиканні клавіші. Ця ВІС також дозволяє регенерувати зображення на індикаторі.

Нижче наводиться таблиця адресації пристроїв введення/виведення. Таблиця вказує адресу периферійних мікросхем. Дешифрація активних сигналів вибору периферійних мікросхем відбувається лише при подачі активних сигналів IOR чи IOW.

Таблиця 6.1 - Таблиця адреси пристроїв введення/виведення

Література

1. Н.Н. Щелкунов, А.П. Діанов «Микропроцессорные средства и системы», 1989 р, - 127с.

2. Романов Л.Г. - Микропроцессорная техника. Часть первая. Конспект лекций. - Запорожье: ЗГИА, 2005. - 90с.

3. «Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справочник. Том 9». Под ред. В.А. Шахнова. -- М.: Радио и связь, 2001, ст. - 490с.

4. Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справочник. Том 6. Под ред. В.А. Шахнова. -- М.: Радио и связь, 2003, ст. - 268с.

5. Якубовский С.В. и др. Цифровые и аналоговые интегральные микросхемы. - М.: Радио и связь, 1989. - 148с.

Размещено на Allbest.ru