Проектирование микропроцессорной системы для управления технологическим процессом

Размещено на http://www.allbest.ru/

Департамент образования Вологодской области

БОУ СПО ВОСПО «Череповецкий металлургический колледж»

Курсовая работа

Проектирование микропроцессорной системы для управления технологическим процессом

по курсу: Микропроцессоры и микропроцессорные системы

Студента: Mason A.A.

2011

Задание 1.

Спроектировать комбинирующее устройство цифровой электронной техники для автомата управления технологической операцией.

На вход устройства поступают однозарядные сигналы х₃, х₂, х₁ от датчиков _.Последовательность сочетаний сигналов х₃, х₂, х₁ как десятичных кодов задана 1,3,4,6,7. На выходе устройства формируется сигнал Р, используемый для управления некоторым исполнительным механизмом. Значение Р=1 соответствует сочетанием входных сигналов х₃ х₂ х₁ десятичные коды которых указаны в варианте задание. Для остальных сочетаний Р = 0.

При выполнении задания необходимо:

1. Изобразить проектируемое устройство как функциональный блок, указать входные и выходные сигналы. Составить таблицы истинности связи сигналов. Записать соответствующие логическое уравнение в СДНФ.

2. Минимизировать логическое уравнение. Рассчитать по этому уравнению значение Р для всех сочетаний входных сигналов. Изобразить логическую схему проектированного устройства.

3. Перевести минимизацию уравнения в базис И-НЕ. На основе этого уравнения построить схему электрическую принципиальную.

4. Определить быстродействие проектированного устройства.

5. Изготовить комплект К.Д. на проектированное устройство как на сборочную единицу: спецификации, сборочный чертеж, схема электрическая принципиальная, чертеж платы.

Задание 2.

Спроектировать последовательное устройство цифровой электронной техники для автомата управление техническим процессом.

Последовательное устройство - счетчик с произвольным порядком счета. На его вход сначала подается сигнал начальной установки (НУ), затем импульс С, переводящие счетчик в последующие состояния. Выходными сигналами устройства является Q₃, Q₂, Q₁. Их значение определяют положение (вкл., откл.) трех органов производственного автомата на каждом такте выполнения технической операции.

Последовательность сочетаний сигналов Q₃ Q₂ Q₁ как десятичных кодов задана 3,4,5,2,0,1,7,6 JК. Первое сочетание должно устанавливаться после сигнала Н.У.

При выполнении задания необходимо:

1 Изобразить проектируемое устройство как функциональный блок, указать входные и выходные сигналы. Составить таблицы состояний проектированного устройства, в которой будут представлены входные и выходные сигналы. Обосновать количество необходимых для построения триггеров JК или D, как указано в таблицах вариантов.

2 Выполнить проектирование, для чего построить таблицы переходов счетчика и таблицы управляющих сигналов триггеров.

Осуществить min для построения комбинационных схем управления триггерами.

3 Записать уравнение функционирования счетчика.

4 Рассчитать по управлениями и представить в таблицах значение входных и выходных сигналов триггеров после сигнала Н.У. и всех заданных импульсов перехода к последующим состояниям. Построить соответствующие графики.

5 Изготовить комплект К.Д. на проектированное устройство как на сборочную единицу: спецификации, сборочный чертеж, схема электрическая принципиальная, чертеж платы.

Задание 3.

Спроектировать М.П.С, реализующую функциональные свойства комбинационного и последовательностного устройства, согласно заданию 1 и 2.

Программу выполнения команд М.П. построить по следующему алгоритму. Сигнал Н.У. принять в качестве сигнала начала выполнения программы. При начальной инициализации в М.П.С подать на выход исходный сигнал - слово Q. Далее в бесконечном цикле опрашивать входные сигналы Х, компиляцией min логического уравнения вырабатывать сигнал Р и подать его на выход.

Прием сигнала С осуществить как прием запроса на прерывание. Если сигнал С установлен, то интерпретацией выдать очередное сочетание сигналов Q по таблице состояний. После выполнения последнего сочетания Q остановить М.П.

При выполнении задания необходимо:

1 Изобразить условное обозначение М.П.С как функционального блока, распределив сигналы НУ, С, Х, Р,Q по входам в М.П и портам вв/в. Составить таблицу истинности связи Р(Х) и таблица состояний сигналов Q. Указать необходимую для выполнения задания конфигурацию М.П.С: такие БИС должны в нее входить.

Записать распределение каналов А, В, С, БИС КР 580ВВ55 как портов для входа или выхода.

2 Составить алгоритм команд М.П для выполнения исходного заданного алгоритма, обобщенный.

3 Составить алгоритм команд М.П для выполнения исходного заданного алгоритма, детальный. Оценить время работы МПС.

4 Начертить схему электрическую принципиальную М.П.С.

5.Запрограммировать ППА согласно заданию.

Требуется представить:

Введение

1 Общая часть

1.1 Характеристика микропроцессорного комплекта

2 Специальная часть

2.1 Задание 1

2.2 Задание2

2.3 Задание3

Заключение

Графические работы:

1 Схема электрическая принципиальная, сборочный чертеж , спецификация, печатная плата для задания 1 и задания 2(формат А4).

2 Схема электрическая принципиальная МПС(форматА3).

Задание выдано

Срок окончания и сдачи

Руководитель: Gavno V.V

Председатель цикловой комиссии:

Содержание

Введение

1. Общая часть

1.1 Микропроцессор КР580ВМ80А

1.2 Системный контроллер КР580ВК38

1.3 Буферный регистр КР580ИР82

1.4 Интерфейс ввода - вывода КР580ВВ55А

1.5 Оперативное запоминающее устройство КР537РУ8

1.6 Постоянное запоминающее устройство КР556РТ17

1.7 Генератор тактовых импульсов КР580ГФ84

2. Специальная часть

2.1 Задание 1. Проектирование комбинационного устройства

2.2 Задание 2. Проектирование последовательного устройства

2.3 Задание 3. Проектирование МПС согласно заданиям 1 и 2

Заключение

Литература

Приложения

Введение

Цель курсового проекта это проектирование микропроцессорной системы для управления технологическим процессом.

Задачами курсового проекта является:

- Спроектировать комбинирующее устройство цифровой электронной техники для автомата управления технологической операцией.

- Спроектировать последовательное устройство цифровой электронной техники для автомата управления техническим процессом.

Последовательное устройство - счетчик с произвольным порядком счета.

- Спроектировать микропроцессорную систему, реализующую функциональные свойства комбинационного и последовательного устройства, согласно первому и второму заданиям.

Курсовой проект содержит общую часть, где описываются компоненты микропроцессорного комплекта. Специальную часть, которая содержит три задания.

Первое задание: Спроектировать комбинирующее устройство цифровой электронной техники для автомата управления технологической операцией.

Второе задание: Спроектировать последовательное устройство цифровой электронной техники для автомата управления техническим процессом.

Спроектировать микропроцессорную систему, реализующую функциональные свойства комбинационного и последовательного устройства, согласно первому и второму заданиям.

1. Общая часть

1.1 Микропроцессор КР580ВМ80А

Микросхема КР580ВМ80А представляет собой 8-разрядное центральное процессорное устройство (ЦПУ) параллельной обработки данных. Устройство не обладает возможностью аппаратного наращивания разрядности обрабатываемых данных, но позволяет осуществлять это программным способом. Структурная схема КР580ВМ80А представлена на рисунке 1.

Рисунок 1- Структурная схема КР580ВМ80А



Назначение основных узлов и принцип их взаимодействия.

Назначение выводов приведено в таблице 1, интегральное исполнение на рисунке 2.

Арифметико-логическое устройство (АЛУ) обеспечивает выполнение арифметических, логических операций и операций сдвига над двоичными данными, представленными в дополнительном коде, или над двоично-десятичными данными. Устройство содержит схему десятичной коррекции, позволяющую производить операции десятичной арифметики. По результатам операций в АЛУ формируется ряд признаков, которые записываются в регистр условий. Признак переноса С устанавливается в единицу, если в результате выполнения команды появляется перенос из старшего разряда. Дополнительный признак переноса С1 устанавливается в единицу при возникновении переноса из третьего разряда. Используется в командах десятичной арифметики. Признак четности Р устанавливается в единицу, если число единиц в разрядах результата четное. Признак нуля Z устанавливается в единицу, если результат равен нулю. Признак знака S указывает знак числа и равен единице, если число отрицательное, или нулю, если число положительное.

Блок регистров производит прием, хранение и выдачу различной информации, участвующей в процессе выполнения программы, и содержит счетчик команд, указатель стека, регистры общего назначения, регистры временного хранения и регистр адреса. Содержимое счетчика команд автоматически увеличивается после выборки каждого байта команды. Шестнадцатиразрядный указатель стека содержит начальный адрес памяти, используемый для хранения и восстановления содержимого программно-доступных регистров ЦПУ, Содержимое указателя стека уменьшается, когда данные загружаются в стек, и увеличивается, когда данные выбираются из стека. Восьмиразрядные регистры общего назначения В, С, D, Е, Н, L могут применяться как накопители (обрабатываемые данные находятся в самом регистре) и указатели (16-разрядный адрес операнда определяется

содержимым пары регистров). Регистры временного хранения W, Z используются для приема и временного запоминания второго и третьего байтов команд переходов, передаваемых с внутренней магистрали ЦПУ в счетчик команд. Эти регистры являются программно-недоступными. Шестнадцатиразрядный регистр адреса принимает и хранит в течение одного машинного цикла адрес команды или операнда и выдает его через буфер адреса на однонаправленную выходную магистраль АО-А 15. Буфер адреса выполнен в виде выходных формирователей, имеющих на выходе состояние "Выключено" (третье состояние),

Схема синхронизации и управления состояниями ЦПУ формирует машинные такты и циклы, которые координируют выполнение всех команд, и вырабатывает сигнал SYNC "Синхронизация", определяющий начало каждого машинного цикла. Для исполнения команды требуется от одного до пяти машинных циклов. Каждый цикл может состоять из 3-5 тактов (Т1-Т5), длительность каждого из них соответствует периоду следования тактовых импульсов Ф1, Ф2. Центральное процессорное устройство может находиться в трех состояниях (ожидание, захват и останов), продолжительность которых составляет целое число тактов и зависит от внешних управляющих сигналов.

Устройство управления формирует комплекс управляющих сигналов, организующих выполнение поступившей в ЦПУ команды, и состоит из регистра команд, программируемой логической матрицы (ПЛМ) и схемы управления узлами. Восьмиразрядный регистр команд осуществляет прием и хранение команды, поступающей по магистрали данных. Программируемая логическая матрица дешифрирует код операции команды и формирует микрооперации в соответствии с микропрограммой выполнения команды. Схема управления узлами вырабатывает для различных узлов ЦПУ необходимые управляющие сигналы. Восьмиразрядный буфер данных обеспечивает ввод команд и данных в ЦПУ, вывод данных и состояния ЦПУ через формирователи, имеющие на выходе состояние "Выключено".



Таблица 1- Назначение выводов КР580ВМ80А

Номер вывода	Обозначение	Назначение
1	2	3
25-27, 29-35, 1, 40, 37-39, 36	А0-А15	Шина адреса
10, 9, 8, 7, 3, 4, 5, 6	DO-D7	Шина данных
2	GND	Общий
11	Ucci	-5В
12	RESET	Установка
13	HOLD	Захват шин
14	INT	Прерывание
15,22	Ф2, Ф1	Фаза
16	INTA	Разрешение прерывания
17	DBIN	Прием
18	WR	Запись (выдача)
19	SYNC	Синхронизация
20	Ucc	+5В
21	HLDA	Подтверждение захвата
23	READY	Готовность
24	WAIT	Ожидание
28	Ucca	+12В

Рисунок 2-Интегральное исполнение ИМС КР580ВМ80А



Основные технические характеристики процессора:

диаграммы процесса получения кода команд приведены на рисунке 3

разрядность МД - 8;

разрядность МА - 16;

адресное пространство - 64 Кб;

число РОН - 6 восьмиразрядных;

организация стека - указатель стека позволяет в любой точки памяти зафиксировать вершину стека;

организация прерываний - прерывания векторные, существует упрощенная возможность организации прерываний на восемь направлений (адресов);

быстродействие - 500 000 коротких (регистр - регистр) операций;

тактовая частота 0,5…2,5 МГц;

напряжения питания 5,12 В;

технология n-МДП;

диапазон рабочих температур 10…+70 С;

Uвыс ур(высокого уровня) - 9…13 В

Uнизк ур(низкого уровня) - -0,3…+0,8 В

Длительность тактовых импульсов:

С1 і (больше равно) 60 нс

С2 і 220 нс

1.2 Системный контроллер КР580ВК38

Микросхема КР580ВК38 выполняет функцию системного контроллера и шинного формирователя, осуществляет формирование управляющих сигналов обращения к ОЗУ или к устройствам ввода/вывода (УВВ) и обеспечивает прием и передачу 8-разрядной информации между шиной данных микропроцессора и системной шиной.

Формирование сигналов I/OW, MEMW в данной микросхеме происходит относительно сигнала STSTB “Строб состояния”, что позволяет при применении в микропроцессорной системе микросхемы КР580ВК38 использовать ЗУ и УВВ с более широким диапазоном быстродействия. . Двунаправленный шинный формирователь осуществляет буферирование 8-разрядной шины данных и автоматический контроль направления передачи данных.

Подключение системного контроллера к шине данных микропроцессора согласно таблице 2 осуществляется с помощью двунаправленных выводов DO--D7, к системной шине--с помощью двунаправленных выводов DBO--DB7. При необходимости с помощью сигнала BUSEN “Управление системной шиной” выводы DBO--DB7 системного контроллера могут быть переведены в состояние “Выключено”.

Таблица 2- Назначение выводов ИМС КР580ВК38

Номер вывода	Обозначение	Назначение
1	2	3
6, 8, 10, 12, 15, 17, 19, 21	DO--D7	Шина данных
5, 7, 9, 11, 13, 16, 18, 20	DBO--DB7	Системная шина
1	STSTB	Строб состояния
2	HLDA	Подтверждение захвата
3	WR	Запись
4	DBIN	Прием
14	GND	Общий
22	BUSEN	Управление системной шиной
23	I/OW	Запись в УВВ
24	MEMR	Чтение памяти
25	I/OR	Чтение УВВ
26	MEMW	Запись в память
28	Ucc	+5 В

Регистр состояния выполнен на шести D-триггерах и предназначен для хранения информации о состоянии микропроцессора, поступающей по шине данных DO--D7. Запись в регистр состояния осуществляется по сигналу STSTB, поступающему в начале каждого машинного цикла.

Декодирующая матрица в зависимости от режима работы микропроцессора, зафиксированного в регистре состояния, и входных управляющих сигналов HLDA, WR, DBIN формирует сигнал INTA “Подтверждение прерывания” или сигналы чтения/записи при обращении к ОЗУ или УВВ.

Интегральное исполнение и структурная схема ИМС КР580ВК38 указаны на рисунках 3 и 4

Рисунок 3- Интегральное исполнение ИМС КР580ВК38



Рисунок 4- Структурная схема ИМС КР580ВК38

1.3 Буферный регистр КР580ИР82

Микросхема КР580ИР82 представляет собой 8-разрядный буферный регистр, предназначенный для ввода и вывода информации со стробированием. Она может использоваться как в микропроцессорных системах, построенных на микросхемах серии КР580, так и в других вычислительных системах и устройствах дискретной автоматики.

Микросхема КР580ИР83 не содержит инвертирующие выходы. Данная микросхема имеет восемь триггеров D-типа и восемь выходных буферов, имеющих на выходе состояние “Выключено”. Управление передачей информации осуществляется с помощью сигнала STB “Строб”. Структурная схема ИМС КР580ИР82 показана на рисунке 5, интегральное исполнение на рисунке 6.



Рисунок 5- Структурная схема ИМС КР580ИР82

При поступлении на вход STB сигнала высокого уровня осуществляется не тактируемая передача информации от входа DI до выхода DO. При подаче на вход STB сигнала низкого уровня микросхема хранит информацию предыдущего такта; при подаче на вход STB положительного перепада импульса происходит “защелкивание” входной информации. Выходные буферы микросхемы КР580ИР82 управляются сигналом ОЕ “Разрешение выхода”. При поступлении на вход ОЕ сигнала высокого уровня выходные буферы переводятся в состояние “Выключено”. Назначение выводов КР580ИР82 приведено в таблице 3.

Таблица 3- Назначение выводов КР580ИР82

Номер вывода	Обозначение	Назначение
1	2	3
1-8	DIO--DI7	Входы регистра
9	ОЕ	Разрешение выхода
10	GND	Общий
11	STB	Строб
19--12	DOO-D07	Выходы регистра
20	Ucc	+5 В

Электрические параметры регистра:

1. Uпит (напряжение питания) - 5 В

2. Выходное напряжение питания низкого уровня ( Uвых низ ур ): < 0.45 В

3. Выходное напряжение питания высокого уровня ( Uвых выс ур ): > 2.4 В

4. tзадер (Время задержки распространения информационного сигнала на выходе относительно информационного сигнала на входе < 30 нс

Рисунок 6- Интегральное исполнение ИМС КР580ИР82

1.4 Интерфейс ввода - вывода КР580ВВ55А

Программируемый периферийный адаптер (ППА) КР580ВВ55А представляет собой три канала ввода/вывода A, B и C по 8 бит каждый. Существует три режима работы микросхемы. В режиме 0 три упомянутых канала могут быть независимо друг от друга запрограммированы на ввод или вывод информации. Режим 1 позволяет передавать информацию по каналам A и B, используя отдельные биты канала C для управления обменом данными. В режиме 2 канал A приобретает свойство двунаправленной шины, управляемой опять же отдельными битами канала C. Кроме того, возможны установка и сброс отдельных битов канала C. Микросхема выпускается в 40-выводном DIP-корпусе.

Основные особенности микросхемы:

- 3 канала ввода/вывода, 8 бит каждый;

- 3 режима работы (1 - статический ввод/вывод, 2 - тактируемый ввод/вывод, 3 - двунаправленный ввод/вывод);

- раздельное программирование каждого канала на ввод или вывод.

Структурная схема и графическое изображение программируемого периферийного адаптера представлена на рисунках 7 и 8.

Рисунок 7 - Структурная схема программируемого периферийного адаптера КР580ВВ55А



Рисунок 8 - Графическое изображение программируемого периферийного адаптера КР580ВВ55А

ППА структурно разбит на две группы (A и B). Группа A включает в себя канал A и старшую тетраду канала C. Группа B состоит из канала B и младшей тетрады канала C. Доступ к каналам ввода/вывода и регистру управления осуществляется с помощью логики чтения-записи в соответствии с таблицей 4.

Таблица 4 - Доступ к каналам ввода/вывода и регистру управляющего слова

Сигналы на выходах	Направление передачи информации
А1	А0	RD	WR	CS
1	2	3	4	5	6
Операция ввода (чтение)
0	0	0	1	0	ВА>канал данных
0	1	0	1	0
1	0	0	1	0
Операции вывода (запись)
0	0	1	0	0	Канал данных>ВА
0	1	1	0	0	Канал данных>ВВ
1	0	1	0	0	Канал данных>ВС
1	1	1	0	0	Канал данных>РУС
Операции блокировки
Х	Х	Х	Х	1	Канал данных>третье состояние
1	1	0	1	0	Запрещенная комбинация

Назначение выводов микросхемы приведено в таблице 5.

Таблица 5 - Назначение выводов

Вывод	Обозначение	Тип вывода	Функциональное назначение выводов
1	2	3	4
1-4	BA3-BA0,	Входы/вы-	Информационный канал А
37-40	BA7-BA4	ходы
5	RD	Вход	Чтение информации
6	CS	Вход	Выбор микросхемы
7	GND	-	Общий
8,9	A1,A0	Вход	Младшие разряды адреса
10-17	BC7-BC4,	Входы/вы-	Информационный канал С
	BC0-BC3	ходы
18-25	BB0-BB7	Входы/выходы	Информационный канал В
26	Ucc		Напряжение питания +5В ±5%
27-34	D7-D0	Входы/выходы	Канал данных
35	SR	Вход	Установка в исходное состояние
36	WW	Вход	Запись информации

Первоначальное включение или подача сигнала высокого уровня на вход сброс RESET микросхемы переключает все каналы (A, B, C) в режим 0, одновременно переводя их в режим ввода. Сброс выполняется только при условии = 0.

В зависимости от информации в старшем разряде управляющие слова могут использоваться для следующих целей: настройки ППА на допустимый режим (D7 = 1) или установки разрядов порта С (D7 = 0). Любой из восьми битов порта С может быть сброшен в «0 или установлен в «1» по команде OUT. При этом из аккумулятора микропроцессора в регистр управляющего слова пересылается в управляющее слово с признаком D7 = 0. Определенные триггеры порта могут быть использованы разработчиком системы в качестве триггера запроса на прерывание INT или триггера разрешения на прерывание INTE. Программный доступ к ним дает возможность разрешать или запрещать обслуживание запросов на прерывание, поступающих от внешних устройств.

1.5 Оперативное запоминающее устройство КР537РУ8

Микросхема представляет собой оперативное запоминающее устройство емкостью 16К. Интегральное исполнение показано на рисунке 9.

Оперативные ЗУ предназначены для хранения переменной информации и имеют практически одинаковое быстродействие при считывании и записи. По способу хранения информации ОЗУ делятся на два основных типа: статические и динамические. Статические запоминающие элементы могут хранить информацию сколь угодно долго, пока подается электропитание. Динамические запоминающие элементы, напротив, способны хранить информацию только непродолжительное время. Поэтому для хранения информации её нужно периодически обновлять, или, другими словами регенерировать. Для обоих типов оперативных ЗУ существует множество различных схем. Их разнообразие отражает не только множество технологий (ТТЛ, n-МОП, КМОП, ЭСЛ и т.д.) и конструкций, но ещё и разнообразие требований, предъявляемым к модулям памяти в отношении быстродействия, емкости, плотности упаковки элементов и потребляемой мощности.

Статические ЗУ с произвольной выборкой (Random Access Memory) строятся на триггерах с непосредственными связями, которые могут неограниченно долго хранить информацию при включенном питании. Эти ОЗУ очень просты в эксплуатации, обладают высокой помехоустойчивостью, не требуют дорогих и сложных схем обслуживания, благодаря чему достигается умеренная стоимость всей системы памяти. При интегральной реализации статических ОЗУ используются два вида запоминающих матриц: накопители повышенного быстродействия (время цикла менее 100 нс) без схем дешифрации со средней степенью интеграции в БИС (до 256 бит); накопители среднего быстродействия (время цикла 300-1000 нс) с повышенной информационной ёмкостью

От 256 до 16384 бит со схемами дешифрации. Статические ОЗУ в зависимости от принципа построения накопителя имеют словарную или матричную организацию. При словарной организации ОЗУ обращение производится одновременно к запоминающим элементам нескольких разрядов, соответствующих некоторой части слова или всего слова. Основными достоинствами ОЗУ со словарной организацией является простота базовой ячейки, и минимальное число шин управления, необходимых для реализации накопителя.

При матричной организации БИС возможно обращение к любому ЗЭ накопителя независимо от других элементов, расположенных на той же БИС. Микросхемы с матричной организацией называют также ОЗУ с разрядной организацией или с двукоординатной выборкой.

Код адреса ячейки поступает на адресные дешифраторы, которые выбирают в накопителе нужную строку и столбец. Выборка ячейки происходит по принципу совпадения сигналов возбуждения соответствующих шин по двум координатам. При матричной организации ОЗУ часто используется метод выборки столбца с помощью селектора данных. Для чтения по линиям, соответствующим столбцам, содержимое всех элементов строки посылается в селектор, который выбирает бит одного столбца в соответствии с заданным адресом и выдает этот бит на выходную линию данных.

Параметры микросхемы:

Организация 2К*8;

Ucc 5В;

Т цикла 200нс;

Сн 50пФ;

Свх 10пФ;

Тип корпуса 239.24-2

Истинность микросхемы приведена в таблице 6.

Таблица 6 - Истинность микросхемы KP537PУ8

CS1vCS2	WR/RD	А0…А10	DIO0…DIO7	Режим работы
1	2	3	4	5
1	Х	X	Z	Хранение
0	0	А	D0…D7	Запись
0	1	А	D0…D7	Считывание

На рисунке 9 представлено интегральное исполнение ИМС КР537РУ8.

Рисунок 9- Интегральное исполнение ИМС КР537РУ8

1.6 Постоянное программируемое запоминающее устройство КР556РТ17

Типы ПЗУ:

- ПЗУ масочного типа;

- программируемые ПЗУ;

- электрически программируемые ПЗУ;

- электрически программируемые ПЗУ с ультрафиолетовым стиранием.

На рисунке 10 показано интегральное исполнение ПЗУ КР556РТ17.

Масочные ПЗУ - микросхемы, в которых информация записывается при изготовлении с фиксированным рисунком межсоединений, определяемым маской (шаблоном). В ПЗУ запоминающие элементы объединены в двухкоординатную матрицу, образованную при пересечении совокупности входных (чисел) и выходных (разрядов) информационных шин. В местах пересечений шин могут быть включены диоды, биполярные транзисторы и МОП-транзисторы. Наибольшее распространение получили ПЗУ на МОП-транзисторах ввиду технологической простоты и связанной с этим возможностью получения высокой степени интеграции, а так же малой потребляемой мощностью. Запись информации в масочное ПЗУ производится с помощью сменного заказного фотошаблона. Документом, определяющим хранимую в накопителе информацию, является карта заказа на данную микросхему. Изготовление маски довольно дорого, но с помощью одной маски можно запрограммировать любое число модулей памяти. Следовательно, масочные ПЗУ рентабельны при крупносерийном производстве.

Рисунок 10 - интегральное исполнение КР556РТ17



Постоянные запоминающие устройства, допускающие однократное программирование у заказчика - это микросхемы, в которых состояние ячеек можно задать уже после изготовления устройства (создав либо разрушив перемычки). Наибольшее распространение получили перемычки в виде плавких вставок (например из нихрома или поликремния), которые можно избирательно пережечь, с помощью внешнего источника тока. Накопитель ППЗУ представляет собой матрицу на биполярных транзисторах с плавкими перемычками, включенными последовательно с эмиттерами транзисторов, т.е функциональная схема БИС ППЗУ аналогична схеме масочного ПЗУ.

Программирование БИС ППЗУ разных серий производится на специальных устройствах-программаторах. Постоянные запоминающие устройства, допускающие многократное программирование и сохраняющие информацию при отключении питания (Errasеble-Programmable-Read-Only-Memory - стираемая программируемая

память только со считыванием) - микросхемы, использующие элементы коммутации, которые можно устанавливать в одно (замкнутое) состояние избирательно, а в другое (разомкнутое) - коллективно. Программирование таких ПЗУ сводится сначала к коллективной установке всех перемычек в одно состояние, что равносильно стиранию ранее записанной информации и последующей поочередной установки нужных перемычек в другое состояние.

Электрически программируемые ПЗУ характеризуются сочетанием положительных качеств ПЗУ - энергонезависимым хранением информации и высокой удельной плотностью её записи с возможной многократной сменой информации, как в ОЗУ.

Микросхемы со стиранием ультрафиолетом представляют собой РПЗУ на основе лавинно-инжекционных МОП-транзисторов с плавающим затвором, в которых запись информации осуществляется электрическим способом, а для стирания информации требуется облучение ультрафиолетовым излучением.

1.7 Генератор тактовых импульсов КР580ГФ84

Микросхема формирует: тактовые сигналы C1 и C2 cо взаимосмещёнными фронтами; тактовый сигнал C, по уровню совместимый с ТТЛ и синхронизированный с сигналом C2; сигнал STB# «Строб состояния», который, поступая на системный контроллер, фиксирует состояние шины данных микропроцессора; сигнал RESET «Установка».

Генератор опорной частоты при подключении к выводам X1 и X2 кварцевого резонатора обеспечивает высокую стабильность частоты, определяемую основной частотой возбуждения кварцевого резонатора, резонансная частота которого должна быть в 9 раз больше выбранной тактовой частоты микропроцессора. При частоте резонатора более 10 МГц необходимо последовательно в цепи подсоединить керамический конденсатор емкостью 3 -- 10 пФ.

Выход генератора опорной частоты выведен на внешний вывод OSC и соединён внутри микросхемы со счетчиком-делителем, входящим в состав тактового генератора. Тактовый генератор состоит из счетчика-делителя на 9, логических дешифраторов, формирующих требуемые тактовые импульсы, выходных формирователей и вспомогательных логических схем и триггеров для генерации выходных сигналов: C1, C2, C, STB#. Тактовые импульсы C1 и C2 амплитудой 12 В управляют МОП-входами микропроцессора КР580ВМ80А. Тактовый импульc C используется для управления ТТЛ-входами в режиме прямого обращения к памяти.

Инверсный сигнал STB#, длительность которого равна одному периоду частоты опорного генератора, формируется микросхемой КР580ГФ24 при поступлении на ее вход с микропроцессора КР580ВМ80А сигнала SYN «Синхронизация», свидетельствующего о начале машинного цикла. При поступлении входного сигнала RESIN# микросхема КР580ГФ24 с помощью триггера Шмитта и триггера Т1 вырабатывает сигнал RESET, синхронизированный с тактовым сигналом C2, По сигналу RESET осуществляется установка в исходное состояние различных устройств микропроцессорной системы. Наличие в микросхеме триггера Шмитта позволяет подавать на вход RESIN# сигнал с пологим фронтом. С помощью триггера Т2 осуществляется стробирование входного сигнала RDYIN «Готовность» тактовым сигналом C2.

На рисунке 11 показано интегральное исполнение КР580ГФ84.

Рисунок 11 - интегральное исполнение КР580ГФ84

Назначение выводов микросхемы приведено в таблице 7.

Таблица 7 - Назначение выводов микросхемы КР580ГФ84

Вывод	Обозначение	Тип вывода	Функциональное назначение выводов
1	2	3	4
1	SR	Выход	Установка в исходное состояние микропроцессора и системы
2	RESIN	Вход	Установка 0
3	RDYIN	Вход	Сигнал «Готовность»
4	RDY	Выход	Сигнал «Готовность»
5	SYN	Вход	Сигнал синхронизации
6	C	Выход	Тактовый сигнал, синхронный с фазой С2
7	STB	Выход	Стробирующий сигнал состояния
8	GND	_____	Общий
9	U cc2	Вход	Напряжение питания +12В
10	С2	Выход	Тактовые сигналы - фаза С2
11	С1	Выход	Тактовые сигналы - фаза С1
12	OSC	Выход	Тактовые сигналы опорной частоты
13	TANK	Вход	Выводы для подключения колебательного контура
14	XTAL1	Вход	Выводы для подключения резонатора
15	XTAL2	Вход
16	Ucci	Вход	Напряжение питания +5В

2. Специальная часть

2.1 Задание 1. Проектирование комбинационного устройства

Спроектировать комбинирующее устройство цифровой электронной техники для автомата управления технологической операцией.

На вход устройства поступают однозарядные сигналы х₃, х₂, х₁ от датчиков _.Последовательность сочетаний сигналов х₃, х₂, х₁ как десятичных кодов задана 1,3,4,6,7. На выходе устройства формируется сигнал Р, используемый для управления некоторым исполнительным механизмом. Значение Р=1 соответствует сочетанием входных сигналов х₃ х₂ х₁ десятичные коды которых указаны в варианте задание. Для остальных сочетаний Р = 0.

Проектируемое устройство как функциональный блок с указанием входных и выходных сигналов изображено на рисунке 12.

Рисунок 12 - Проектируемое устройство как функциональный блок

Заносим в таблицу (таблица 8) истинности связи сигналов, составляем карты Карно и по ним записываем соответствующее логическое уравнение в СДНФ (уравнение 1), минимизируем полученное выражение.

Таблица 8 - Таблица истинности связи сигналов

X3	X2	X1	P
1	2	3	4
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	1
1	0	0	1
1	0	1	0
1	1	0	1
1	1	1	1

(1)

В соответствии с таблицей истинности (таблица 8) составляем карту Карно (таблица 9).

Таблица 9- Карта Карно

Таблица 9- Карта Карно

Используя карту, получаем минимизированное логическое уравнение, описывающее заданную логическую связь между входными и выходными сигналами (уравнение 2).

 (2)

По данному уравнению строим электрическую схему, представленную на рисунке 13.

Рисунок 13 - Электрическая схема

По уравнению 2 рассчитываем значение Р для всех сочетаний входных сигналов (таблица 10).

Таблица 10 - Расчет P(x)

X3	X2	X1
1	2	3	4
0	0	0	1*0+0*0+0*1=0
0	0	1	1*1+0*1+0*0=1
0	1	0	1*0+1*0+0*1=0
0	1	1	1*1+1*1+0*0=1
1	0	0	0*0+0*0+1*1=1
1	0	1	0*1+0*1+1*0=0
1	1	0	0*0+1*0+1*1=1
1	1	1	0*1+1*1+1*0=1

· Построение схемы электрической принципиальной.

Устройство может выполнятся ,на любых приведенных в каталогах электронной промышленности МС. Желательно, чтобы их количество было минимально и обеспечивало заданное функционирование устройства. При небольшом количестве элементов в логической схеме дает такой результат дает перевод их в единый базис. Выполняем схему на основе уравнения в базисе И-НЕ.

Переводим минимизированное уравнение в базис «И - НЕ » (уравнение 3), пользуясь теоремой Де Моргана.

(3)

Схема электрическая принципиальная , реализующая преобразованное логическое уравнение в базисе «И-НЕ» представлена в приложении А.

Для построения устройства выбираем микросхему К155 ЛА3 из справочника. Изображение микросхемы представлено на рисунке 14. Назначение выводов микросхемы К155ЛА3 представлено в таблице 11. Электрические параметры микросхемы представлены в таблице 12.

Рисунок 14 - Интегральная микросхема К155ЛА3

Таблица 11 - Назначение выводов микросхемы К155ЛА3

Таблица 12 - Электрические параметры интегральной микросхемы К155ЛА3.

Быстродействие разрабатываемого устройства зависит от времени задержки сигнала в каждом элементе применяемой МС и от времени переходного процесса заряда-разряда емкости проводов связи между элементами. Время задержки (tз) для микросхемы К155ЛА3 равно 29 нс(таблица 13).

Таблица 13 - Потребляемая мощность и время задержки распространения сигнала МС

Параметр	ЛИ1	ЛН1	ЛЛ1	ЛА1	ЛЕ1	ЛА2	ЛА3	ЛА4
РПОТР, МВт		173				26	110	80
TЗР, нс	27	22	22	27	22	33	29	29
Параметр	ЛЕ4	ЛП5	ЛР1	ЛР4	ТМ2	ТМ8	ТВ1	ТВ15
РПОТР, МВт		262	73	53	150		100
TЗР, нс	22	30	22	22	60	35	60	60

Время задержки устройства (tз) оценивается суммой задержек на отдельных элементах по пути с наибольшим их числом и вычисляется по формуле 4.

, (4)

где n - количество МС

tзi - время задержки i-го элемента

В проектируемом устройстве (приложение А) входной сигнал проходит по линии, включающей в себя 5 последовательно соединенных логических элемента К155ЛА3.

tз = 29 нс * 5 = 145 нс

Схема расположения элементов устройства представлена в приложении Б.

Рисунки печатной платы комбинационного цифрового устройства представлен в приложениях В и Г.

Спецификация комбинационного устройства представлена в приложении Д.

2.2 Задание 2. Спроектировать последовательное устройство цифровой электронной техники для автомата управление техническим процессом.

Спроектировать последовательное устройство цифровой электронной техники для автомата управление техническим процессом.

Последовательное устройство - счетчик с произвольным порядком счета. На его вход сначала подается сигнал начальной установки (НУ), затем импульс С, переводящие счетчик в последующие состояния. Выходными сигналами устройства является Q₃, Q₂, Q₁. Их значение определяют положение (вкл., откл.) трех органов производственного автомата на каждом такте выполнения технической операции.

Последовательность сочетаний сигналов Q₃ Q₂ Q₁ как десятичных кодов задана 3,4,5,2,0,1,7,6 JК. Первое сочетание должно устанавливаться после сигнала Н.У.

Изображаем проектируемое устройство как функциональный блок (рисунок 15) и указываем входные и выходные сигналы.

Рисунок 15 - Проектируемое последовательное устройство как функциональный блок

Составляем таблицу состояний проектируемого устройства (таблица 14), в которой будут представлены входные и выходные сигналы.

Таблица 14 - Таблица состояний

N	C	Q3	Q2	Q1
1	2	3	4	5
Исх.1	-	0	1	1
2	1П	1	0	0
3	1П	1	0	1
4	1П	0	1	0
5	1П	0	0	0
6	1П	0	0	1
7	1П	1	1	1
8	1П	1	1	0

Заданное устройство должно иметь 8 состояний, их обеспечивают 3 JK триггера.

На основе таблицы состояний строим таблицу переходов счётчика (таблица 15). Таблица переходов позволяет построить таблицу управляющих сигналов, применяемых в проектируемом устройстве (таблица 17). Для ее построения используется характеристическая таблица JK триггеров (таблица 16).

Таблица 15 - Таблица переходов счётчика

Q3	Q2	Q1	Q3(t)?Q3(t+1)	Q2(t)?Q2(t+1)	Q1(t)?Q1(t+1)
1	2	3	4	5	6
0	1	1	0?1	1?0	1?0
1	0	0	1?1	0?0	0?1
1	0	1	1?0	0?1	1?0
0	1	0	0?0	1?0	0?0
0	0	0	0?0	0?0	0?1
0	0	1	0?1	0?1	1?1
1	1	1	1?1	1?1	1?0
1	1	0	1?0	1?1	0?1

Таблица 16 - Характеристическая таблица JK триггеров

J(t)	K(t)	Q(t) Q1(t+1)
1	2	3
0	-	00
1	-	01
-	1	10
-	0	11

Таблица 17 - Таблица управляющих сигналов счетчика

Q3	Q2	Q1	J3	K3	J2	K2	J1	K1
1	2	3	4	5	6	7	8	9
0	1	1	1	*	*	1	*	1
1	0	0	*	0	0	*	1	*
1	0	1	*	1	1	*	*	1
0	1	0	0	*	*	1	0	*
0	0	0	0	*	0	*	1	*
0	0	1	1	*	1	*	*	0
1	1	1	*	0	*	0	*	1
1	1	0	*	1	*	0	1	*

Таблица 17 является таблицей истинности комбинаций схем выработки сигналов J и K для каждого из триггеров по сигналам Q.

Осуществляем минимизацию для построения комбинационных схем управления триггерами (рисунок 16).

Рисунок 16 - Карты Карно для JK триггеров.

В соответствии с картами Карно (рисунок 16) составляем уравнения функционирования счетчика и переводим их в базис «И-НЕ», используя теорему Де Моргана:

Рассчитываем по уравнениям и представляем в таблице 18 значения входных и выходных сигналов триггеров.

Выбираем из справочника микросхемы триггеров K555TВ9 - два JK триггера. Изображение микросхемы представлено на рисунке 17. Для построения устройства необходима микросхема К155ЛА3 , так как она содержит элемент И-НЕ .

Назначение выводов интегральной микросхемы K555TВ9 представлено в таблице 19. Электрические параметры интегральной микросхемы K555TВ9 представлены в таблице 20.

По результатам минимизации строим схему электрическую п...