Архітектурно-структурна організація, розробка і застосування реконфігуровних пристроїв на базі ПЛІС

До складу бібліотеки файлів конфігурацій включено наступні розроблені функціональні блоки: суматори Хемінга, що виконують обчислення відстані Хемінга для 4-, 8- та 16-розрядних чисел; два варіанти реалізації алгоритму сортування (лінійний сортувальник і сортувальник на основі пам'яті); пристрої множення квадратних матриць порядку для цілих 16-розрядних чисел; медіанні фільтри, що використовують послідовну, послідовно-паралельну і паралельну обчислювальні моделі; ряд арифметичних пристроїв множення із плаваючою точкою одинарної точності (згідно зі стандартом IEEE-754). Для розроблених структур наведено оцінки по часових і апаратних витратах. Розроблені функціональні блоки верифіковано на реальних стендах і реконфігуровному пристрої (плата ADS-XLX-SP3-EVL400), що підтверджує правильність їхнього функціонування.

Типова структура реконфігуровного процесора дозволяє розроблювачеві (користувачеві) реалізувати довільний алгоритм, тобто змінювати структуру залежно від виконуваної задачі (заданого алгоритму). Останній може бути розбитий на фрагменти, які виконуються послідовно на фіксованих апаратних засобах, що приводить до загальної економії апаратних засобів, при цьому складність фрагментів алгоритму визначається тільки логічною ємністю кристалу ПЛІС. Наявність множини функціональних обробляючих полів (ФОП) дозволяє апаратно реалізувати паралельну обробку даних, а множина конфігураційних файлів - конвеєрне програмування структури, що реалізує фрагменти алгоритму.

Реконфігуровні процесори мають ФОП заданої розмірності, яке конфігурується для виконання заданого алгоритму або його частини, забезпечуючи, таким чином, оптимальну реалізацію цього алгоритму як за часовими характеристиками, так і апаратними витратами. При конвеєрному механізмі реалізації алгоритму в структуру РПр вводяться додаткові матриці (рис. 4). Структура РПр містить матриць ФОП, канал вводу-виводу (КВВ) для підключення до стандартної шини Host-комп'ютера, запам'ятовуючий пристрій файлів конфігурації, оперативний запам'ятовуючий пристрій (ОЗП) даних, пристрій керування (ПК), шини даних (ШД) і керування (ШК). Конвеєрний механізм дозволяє завантаження файлу конфігурації в чергову матрицю паралельно з обробкою даних у поточній матриці.

Формат файлу конфігурації є стандартним для FPGA і містить інформацію про конфігурацію матриці, тобто формує відповідну принципову електричну схему, що реалізує заданий алгоритм. Матриця ФОП є матриця універсальних елементів, яким під керуванням файлу конфігурації призначається безпосередня функція й формується структура зв'язків між ними. Файли конфігурації записуються в матрицю ФОП із ЗП файлів конфігурації під керуванням ПК.

У матрицю ФОП по шині ШД можуть надходити інформаційні дані з ОЗП або зовнішні вхідні дані через КВВ. Результати обробки з матриці ФОП можуть передаватися в канал КВВ як зовнішні вихідні дані або в ОЗП - як проміжні результати. Множина файлів конфігурації записується в ЗП файлів конфігурації через канал КВВ під керуванням ПК.

Ініціалізація системи складається із трьох етапів: 1) запис множини файлів конфігурації в ЗП файлів конфігурації; 2) завантаження файлів конфігурації у ФОП із ЗП файлів конфігурації; 3) функціонування системи - реалізація алгоритму.

Процедура обробки даних здійснюється в такий спосіб. У команді вказується номер () матриці ФОП, а ПК формує сигнал, який ініціалізує відповідну матрицю ФОП. Потім виконується завантаження відповідного файлу конфігурації в чергову матрицю ФОП. Після завершення обробки даних -ю матрицею результати обробки даних записуються в ОЗП і служать проміжними (вихідними) даними для ()-ї матриці. По закінченню роботи алгоритму з даної ФОП (закінчення мікропрограми) формується переривання, що надходить на керуючий вхід ПК, де виконується його обробка.

Розроблено декілька варіантів реалізації суматора Хемінга: СХ1 - реалізує багаторівневу комбінаційну схему на основі логічних елементів AND, XOR шляхом схемотехнічного введення проекту; СХ2 - реалізує суматор, що використовує деревоподібну схему суматора, на верхньому рівні якого формуються попарно зважені суми двох компонентів, і далі, на основі стандартних схем суматорів формується результат зваженої суми. Всі елементи СХ2 створюються за допомогою системи Core Generator як функціонально завершені блоки і за допомогою схемотехнічного редактора формується результуюча схема; СХ3 - реалізація суматора шляхом поведінкового опису мовою VHDL, синтез структури виконано за допомогою системи FPGA Express фірми Synopsys.

Розроблено два варіанти реалізації алгоритму сортування - лінійний сортувальник і сортувальник на основі пам'яті. При апаратній реалізації алгоритмів сортування на основі ПЛІС необхідно враховувати обмеження на логічні ресурси кристалів для заданих параметрів процесу сортування.

Лінійний сортувальник дозволяє сполучати час введення/виведення даних з часом сортування. Сортувальник виконує відображення таким чином, що на його вхід послідовно надходить множина, а на виході послідовно формується множина (,). Лінійний сортувальник обробляє множину елементів () і включає функціональних блоків, кожний з яких складається із двох регістрів () й компаратора.

Другий варіант сортувальника заснований на використанні оперативної пам'яті (RAM). Об'єм RAM залежить від об'єму масиву, що сортується, а затрачувані логічні ресурси блоку керування - відповідно від об'єму RAM.

Розроблено пристрій, що реалізує алгоритм перемножування матриці розміром () на матрицю розміром () з формуванням результуючої матриці розміром (). Для визначення кожного елемента результуючої матриці використовуються операції множення і підсумовування часткових добутків. Підсумовування може здійснюватися двома способами: накопиченням (акумулюванням) часткових добутків при послідовному їхньому надходженні на вхід акумулятора з виходу пристрою множення і паралельному підсумовуванні часткових добутків. Перший спосіб припускає наявність блоку, що виконує множення і підсумовування (накопичення) отриманих часткових добутків. Другий спосіб використовує набір пристроїв множення і багатовходовий суматор для одержання елемента результуючої матриці. Ці способи реалізовано декількома варіантами: 1) послідовний, коли обробне поле складається з одного блоку, який послідовно обчислює суму парних добутків; 2) паралельно-послідовний (ПП1), коли обробне поле містить множину блоків, число яких відповідає кількості () рядків матриці, за допомогою яких одночасно обчислюються суми парних добутків для елементів, а далі послідовно формуються результати; 3) паралельно-послідовний (ПП2), коли обробне поле містить таку кількість блоків, у якому кількість пристроїв множення відповідає кількості () рядків матриці, паралельно реалізуючи, таким чином, обчислення одного елемента матриці, а далі послідовно обчислюються інші елементи. Пристрій, що виконує множення квадратних матриць порядку для цілих 16-розрядних чисел, реалізований в кристалі серії Virtex. Операція множення двох 16-розрядних чисел виконуються з накопиченням 32-розрядної суми (підсумовуванням результату множення із числом, що перебуває в акумуляторі).

Розроблено варіанти медіанних фільтрів, що використовують послідовну, послідовно-паралельну та паралельну обчислювальні моделі. Медіаною дискретної послідовності двійкових векторів для непарного () є той її елемент, для якого існує елементів, менших або рівних йому за значенням, та елементів, більших або рівних йому. Для підвищення швидкодії схеми запропоновано алгоритм визначення медіани, який дозволяє маніпулювати не самими вхідними даними, що характерно деяким алгоритмам сортування, а результатами порівняння вхідних кодів між собою. Алгоритм визначення медіани в цьому випадку являє собою сортування даних з наступним вибором коду, що має номер з відсортованої послідовності, нумерація якої починається з нуля.

У додатках наведено відомості про параметри кристалів типу FPGA; сучасних промислових платах реконфігуровних пристроїв фірм Alpha Data, Annapolis Micro Systems, Nallatech; доступних IP-Core для кристалів ПЛІС фірми Xilinx; блок-схему контролера шини PCI; системи проектування й моделювання цифрових пристроїв на ПЛІС; системи верифікації на основі реконфігуровних пристроїв; макетний зразок реконфігуровного пристрою на основі плати ADS-XLX-SP3-EVL400 фірми Avnet; використання утиліти System Generator для верифікації проектів, реалізованих в елементному базисі ПЛІС.

ВИСНОВКИ

У дисертаційній роботі вирішено важливу науково-технічну проблему - підвищення ефективності РЗОТ шляхом відображення вихідних задач і алгоритмів на архітектуру та структуру проектованих пристроїв і систем на базі ПЛІС за критеріями “швидкодія - складність реалізації” на основі розроблених формалізованих методик побудови й динамічної перебудови їхньої архітектури і структури, виходячи із властивостей реалізованих алгоритмів, а також логічних, конструктивних і технологічних особливостей ПЛІС, та інструментальних засобів їхнього проектування. При цьому отримано такі основні теоретичні та практичні результати й наукові висновки.

1. Внаслідок виконаного аналізу еволюції, тенденцій розвитку і технології реалізації нового класу компонентів ЗОТ - програмовних логічних інтегральних схем визначено, що ПЛІС надають можливості побудови на їхній основі пристроїв і систем з властивістю реконфігуровності, що забезпечує адаптацію до широкого спектра задач і одержання високих технічних характеристик проектованих пристроїв і систем.

2. Сформульовано концептуальні основи, розроблено принципи побудови й функціонування нового класу пристроїв обчислювальної техніки і систем керування з реконфігуровною архітектурою, яким на відміну від традиційних (фон-нейманівського типу) притаманна висока динамічність перебудови, багаторівневість та паралельність обробки даних. Це дозволяє розроблювачам (користувачам) створювати ефективні функціональні засоби ОТ для довільних алгоритмів, забезпечуючи при цьому можливість їхньої структурної адаптації, у тому числі в реальному часі, до розв'язуваної задачі (алгоритму), а також тиражувати ці засоби для широкого кола розроблювачів, зводячи процес проектування цифрових пристроїв до вибору оптимальної структури з бібліотеки структур за критеріями “швидкодія - складність реалізації” з настроюванням відповідних параметрів.

3. Модифіковано відомий логіко-інформаційний метод проектуванням реконфігуровних пристроїв і систем, основною відмінністю якого стала орієнтація на функціональні можливості ПЛІС. У запропонованому вигляді він дозволяє оперувати з довільною кількістю рівнів програмування, визначати оптимальну кількість таких рівнів і синтезувати оптимальну структуру пристрою, яка є багаторівневою ієрархічною системою з необмеженим числом рівнів, за класом критеріїв “швидкодія - складність реалізації”.

4. Запропоновано новий клас обчислювальних структур - адаптивні логічні мережі. Показано, як для базової множини структур АЛМ і навчальних вибірок, заданих множиною двійкових векторів, використовуючи поліноміальне представлення, коефіцієнти якого представляються, зокрема, матрицею Адамара, можна аналітично визначити множину логічних функцій (функціональне настроювання) компонентів АЛМ за функціональних обмежень, попередньо визначених також аналітичним шляхом, що дозволить, минаючи процес безпосереднього синтезу, виконати передпроектне оцінювання можливості реалізації розроблюваних пристроїв. Процес проектування полягає в коректному відображенні вхідної множини даних у вихідну множину даних і зводиться до формально-аналітичної процедури декомпозиції з використанням попередньо отриманих функціональних обмежень. Запропонований апарат ефективно підтримує процес адаптації АЛМ на класах задач, які зводяться до процедури класифікації, включаючи задачі природної класифікації.

5. Запропоновано ряд структур АЛМ у вигляді "трикутної", "трапецеїдальної" і “прямокутної” матриць для широкого класу задач. Процес настроювання матриць зводиться до визначення типів логічних функцій елементарних компонентів і структури зв'язку із заданої множини, яка є обмеженою. Запропоновані структури відрізняються потужністю реалізованих булевих функцій та апаратними витратами. Для кожної з них визначені аналітичним шляхом асимптотичні оцінки складності (залежно від розрядності вхідних двійкових векторів) і потужність вихідної множини двійкових векторів.

На основі базових структур АЛМ запропоновано реалізацію нейроподібних мереж Хемінга для вирішення задач, що зводяться до процедури віднесення вхідного двійкового вектора до одного (або декількох у випадку граничної міри близькості) із заданої множини шаблонів шляхом визначення міри близькості, за яку обрано відстань Хемінга.

Визначено, що похибка при виконанні процедури класифікації заданої множини -розрядних двійкових векторів (процедуру реалізовано лінійно-блоковою структурою з набору функціональних вузлів (ФВ) зі стільниковою структурою зв'язку, настроювання, тобто визначення типів логічних функцій складових компонентів, здійснюється за аналізом суміжних двійкових розрядів на основі таблиці істинності логічних функцій), буде мінімальною, якщо необхідна кількість ФВ визначається величиною .

Для підвищення ефективності виявлення, локалізації й виправлення помилок у цифрових кодах запропоновано використовувати розроблені алгоритми синтезу перетворювача циклічного коду Хемінга, структура зв'язків між рівнями якого, залежно від розрядності вхідних двійкових векторів, визначається аналітично, а структура зв'язків у межах одного рівня є незмінною, що відкриває нові перспективи для розробки відмовостійких засобів ОТ і СК. Запропонований підхід дозволяє за рахунок змінної (визначена аналітично) структури зв'язків кожного рівня реалізувати таку процедуру для -розрядних кодів на () рівнях (порівняно з () рівнями при постійній структурі зв'язків).

6. Створені методи й засоби проектування дозволили розробити нові алгоритми і проблемно-орієнтовану відкриту бібліотеку функціональних пристроїв. Зокрема, це структури пристроїв: визначення медіани з потактною конвеєрною обробкою вхідних даних; сортування даних, підвищення швидкодії якого досягається виключенням непродуктивних звертань до пам'яті; суматори Хемінга (для довільної розрядності); граничні пристрої (для довільної розрядності вхідних даних і значення порога); множення матриць; множення із плаваючою точкою (згідно зі стандартом IEEE-754) та ін.

7. Розроблено базову структуру реконфігуровного процесора із множиною функціональних полів, що дозволяє функціонально орієнтувати його на довільний клас задач (алгоритмів), підтримуючи, зокрема, паралельну, конвеєрну й паралельно-конвеєрну обробку даних, який захищено патентом України. Розроблений процесор є основою для побудови цілого ряду обчислювальних систем високої складності, продуктивності й живучості.

8. Прикладними проектами підтверджено, що розроблені методики побудови і проектування цифрових пристроїв на ПЛІС розширюють можливості сучасної HDL-технології на системно-алгоритмічному й логічному етапах проектування, що в підсумку дозволяє збільшити можливості останніх стосовно: скорочення часу розробки проекту, постійного розширення переліку IP-Core, поведінкового опису й автоматичного синтезу схем, прискорення процесу верифікації, скорочення часу внесення змін і зменшення об'єму документації; поліпшення верифікованості проекту при використанні мови VHDL для формування файлу вхідних впливів, що імітує стенд для перевірки розроблювального пристрою (VHDL Test Bench); можливостей використання проекту для інших інтегральних технологій, а також використання компонентів одного проекту в іншому (Design reuse).

ОСНОВНІ ПОЛОЖЕННЯ ДИСЕРТАЦІЇ ОПУБЛІКОВАНІ В ТАКИХ ПРАЦЯХ

1. Палагин А.В., Опанасенко В.Н. Реконфигурируемые вычислительные системы. Киев: Просвіта, 2006. 295 с.

2. Палагин А.В., Опанасенко В.Н., Чигирик Л.Г. Структурная организация адаптивных логических сетей на ПЛИС // УСиМ. 1992. № 7/8. С. 18-25.

3. Палагин А.В., Опанасенко В.Н., Чигирик Л.Г. К синтезу адаптивных структур на ПЛИС // УСиМ. 1993. № 5. С. 12-27.

4. Палагин А.В., Опанасенко В.Н., Чигирик Л.Г. Синтез сумматора Хемминга произвольной длины // Проблемы управления и информатики. 1994. № 3/4. С. 87-90.

5. Палагин А.В., Опанасенко В.Н., Чигирик Л.Г. Синтез сети Хемминга на ПЛИС // Электронное моделирование. 1995. № 4. С. 62-69.

6. Palagin A.V., Opanasenko V.N., Chigirik L.G. Synthesizing a Hamming adder of arbitrary word width // J. of Automation and Inform. Sci. 1995.27, N. 2, P. 39-42.

7. Palagin A.V., Opanasenko V.N., Chigirik L.G. Synthesis of a Hamming network on a basis of programmable logic integrated circuits // Eng. Simulation. 1996. 13. P. 651-666.

8. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Реконфигурируемые структуры на ПЛИС // УСиМ. 2000. № 3. С. 32-39.

9. Опанасенко В.Н. Синтез параметрического модуля многоуровневой комбинационной логической схемы // Математичні машини і системи. 2001. № 1, 2. С. 34-39.

10. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Особенности проектирования цифровых устройств на современных ПЛИС фирмы Xilinx // Проблемы управления и информатики. 2001. № 1. С. 105-119.

11. Palagin A.V., Opanasenko V.N., Sakharin V.G. Features of Digital Devices Design of Modern PLD of the Xilinx Incorporation // J. of Automation and Inform. Sci. 2001. 33, N. 3. P. 80-89.

12. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Цифровые устройства на ПЛИС типа FPGA // Электронное моделирование. 2002. № 2. С. 21-33.

13. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Системы верификации на основе реконфигурируемых устройств // Математичні машини і системи. 2004. № 2. С. 100-113.

14. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Опыт проектирования цифровых устройств на базе ПЛИС с использованием HDL-технологии // УСиМ. 2004. № 6. С. 11-20.

15. Опанасенко В.М., Сахарін В.Г. Реалізація суматора Хемінга в елементному базисі ПЛІС // Науково-технічна інформація. 2002. № 1. С. 35-38.

16. Опанасенко В.М., Тимошенко І.Г. Архітектурна організація реконфігуровних комп'ютерів на базі ПЛІС // Радіоелектроніка. Інформатика. Управління. Запоріжжя: ЗНТУ, 2004. № 2(12). С. 139-144.

17. Палагин А.В., Опанасенко В.Н. О проектировании реконфигурируемых устройств на основе программируемых логических интегральных схем // Электронное моделирование. 2006. 28, № 4. С. 65-74.

18. Палагин А.В., Опанасенко В.Н., Чигирик Л.Г. Адаптивная логическая сеть на ПЛИС // Микропроцессорные системы и ПЭВМ. Киев: Ин-т кибернетики им. В.М. Глушкова АН Украины, 1991. С. 34-38.

19. Опанасенко В.Н., Чигирик Л.Г. Линейно-блочная организация адаптивных сетей // Микропроцессорная техника. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 1992. С. 4-8.

20. Опанасенко В.Н., Чигирик Л.Г. Адаптивные логические пороговые структуры // Микропроцессорные системы и персональные ЭВМ. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 1993. С. 45-47.

21. Опанасенко В.Н., Чигирик Л.Г. Преобразователь циклического кода Хэмминга // Средства получения и обработки цифровой информации. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 1993. С. 55-58.

22. Палагин А.В., Опанасенко В.Н., Чигирик Л.Г. Построение линейных структур на ПЛИС для задач классификации // Микропроцессорные системы и персональные ЭВМ. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 1994. С. 12-18.

23. Опанасенко В.Н., Чигирик Л.Г. Построение сети Хемминга для задач классификации // Проблемно-ориентированные комплексы в системах автоматизации, контроля, управления. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 1995. С. 76-79.

24. Опанасенко В.Н. Реконфигурируемые структуры типа “треугольная матрица” // Технології створення перспективних комп'ютерних засобів та систем з використанням новітньої елементної бази. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 2000. С. 31-35.

25. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Распределенная реконфигурируемая обработка // Тр. Одесского политехнического ун-та. 2001. Вып. 4 (16). С. 195-198.

26. Опанасенко В.Н. Функциональные ограничения для реконфигурируемых структур // Нові комп'ютерні засоби, обчислювальні машини та мережі. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 2001. С. 135-140.

27. Опанасенко В.Н., Сахарин В.Г. Структурная организация устройств сортировки в элементном базисе ПЛИС // Засоби комп'ютерної техніки з віртуальними функціями і нові інформаційні технології. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 2002. 1. С. 45-51.

28. Опанасенко В.М. Реконфігуровні функціональні блоки // Вісн. КНУТД. 2002. № 2. С. 162-167.

29. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Проектирование цифровых устройств на кристаллах ПЛИС с использованием Core - ядер // Вестн. СевГТУ. 2003. Вып. 57: Автоматизация процессов и управление. С. 33-47.

30. Опанасенко В.Н., Сахарин В.Г. Реконфигурируемые системы на современной элементной базе // Комп'ютерні засоби, мережі та системи. Киев: Ин-т кибернетики им. В.М. Глушкова НАН Украины, 2003. №. 2. С. 25-32.

31. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Вычислительные системы с реконфигурируемой (программируемой) архитектурой // Проблеми інформатизації та управління. К.: НАУ, 2004. Вип. 10. С. 5-13.

32. Палагин А.В., Опанасенко В.Н., Сахарин В.Г., Лисовый А.Н. Использование утилиты System Generator для верификации проектов, реализуемых в элементном базисе ПЛИС // Проблеми інформатизації та управління. К.: НАУ, 2005. Вип. 12. С. 127-133.

33. Опанасенко В.Н., Лисовый А.Н. Организация конвейерных вычислительных устройств на основе VHDL-технологии // Проблеми інформатизації та управління. К.: НАУ, 2005. Вип.13. С. 78-83.

34. Пат. 59937 UA, MKI G06F7/00, G06F7/06, G06F17/00. Пристрій для визначення медіани / О.В. Палагін, В.М. Опанасенко, В.Г. Сахарін, О.Т. Софіюк. № 2002129830; Заявл. 09.12.2002; Опубл. 15.07.2005; Бюл. № 7. 4 с.

35. Пат. 59716 UA, MKI G06F7/00, G06F7/06, G06F17/00. Пристрій сортування даних / О.В. Палагін, В.М. Опанасенко, В.Г. Сахарін, М.Г. Петренко. № 2002119261; Заявл. 21.11.2002; Опубл. 15.07.2005; Бюл. № 7. 5 с.

36. Пат. 15781 UA, MПK G06F15/00. Реконфігуровний процесор / О.В. Палагін, В.М. Опанасенко, В.Г. Сахарін. № u200600583; Заявл. 23.01.2006; Опубл. 17.07.2006; Бюл. № 7. 6 с.

37. Палагин А.В., Опанасенко В.Н., Чигирик Л.Г. Нейроподобная сеть Хэмминга на основе матриц универсальных логических элементов // Тези доп. Другої Укр. конф. з автоматичного керування “Автоматика-95”. Львів, 1995. 4. С. 123.

38. Palagin A.V., Opanasenko V.N., Chigirik L.G. Neural structure design based on universal logical elements // Proc. of the Third Intern. Conf. “Application of Computer Systems”. Szczecin - Poland, November 21-22, 1996. P. 365-367.

39. Палагин А.В., Опанасенко В.Н., Чигирик Л.Г. Синтез реконфигурируемых структур на однородных элементах // Тези доп. 3-ї укр. конф. з автоматичного керування “Автоматика 96”. Севастополь, 1996. 3. С. 40-41.

40. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Реконфигурируемые микроконтроллеры // Праці Міжнар. конф. з управління “Автоматика-2000”. Частина 2. Львів, 2000. С. 63-66.

41. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Распределенная реконфигурируемая обработка // Матеріали Міжнар. конф. з управління “Автоматика-2001”. Одеса, 2001. 2. С. 115-116.

42. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Реализация библиотечных элементов для цифровых устройств на кристаллах ПЛИС типа FPGA // Матеріали Міжнар. конф. з управління “Автоматика-2002”. Донецьк, 2002.2. С. 139-140.

43. Проектирование цифровых устройств на кристаллах ПЛИС с использованием Core-ядер / А.В. Палагин, В.Н. Опанасенко, В.Г. Сахарин, А.А. Софиюк // Материалы 10-й междунар. конф. по автоматическому управлению “Автоматика-2003”. Севастополь, 2003. 3. С. 97-98.

44. Палагин А.В., Опанасенко В.Н., Сахарин В.Г. Проектирование реконфигурируемых устройств на основе однородных сред // Матеріали 11-ї міжнар. конф. по автоматичному управлінню “Автоматика-2004”. Київ, 2004. 4. С. 84.

45. Опанасенко В.Н., Сахарин В.Г., Лисовый А.Н. Использование VHDL-технологии при проектировании конвейерных устройств на базе ПЛИС // Матеріали 12-ї міжнародної конференції з автоматичного управління “Автоматика-2005”. Харків, 2005. 3. С. 17.

46. Палагин А.В., Опанасенко В.Н. К вопросу проектирования реконфигурируемых устройств на ПЛИС // Материалы Междунар. конф. “Информационные технологии в управлении энергетическими системами”. Киев, 2005. С. 28-30.

47. Палагин А.В., Опанасенко В.Н. Эволюция реконфигурируемого компьютинга //Сб. трудов конференции “Моделирование - 2006”, 16-18 мая 2006, Киев. С. 461-464.

48. Палагин А.В., Опанасенко В.Н., Лисовый А.Н. Проектирование реконфигурируемых систем на ПЛИС // Тр. 7-й междунар. науч.-практ. конф. “Современные информационные и электронные технологии”, 22-26 мая 2006, Одесса. 1. С. 164.

АНОТАЦІЯ

Опанасенко В.М. Архітектурно-структурна організація, розробка і застосування реконфігуровних пристроїв на базі ПЛІС. - Рукопис.

Дисертація на здобуття наукового ступеня доктора технічних наук за спеціальністю 05.13.05 - елементи та пристрої обчислювальної техніки та систем керування. Інститут кібернетики ім. В.М. Глушкова НАН України, Київ, 2006.

У дисертаційній роботі представлено теоретичні основи побудови і проектування реконфігуровних пристроїв на основі ПЛІС, зокрема нові формалізовані методики побудови й динамічної перебудови архітектури і структури цифрових пристроїв з високим ступенем реконфігуровності, виходячи із властивостей реалізованих алгоритмів, з урахуванням логічних, конструктивних і технологічних особливостей ПЛІС, а також інструментальних засобів їхнього проектування. Розроблено основи теорії адаптивних логічних мереж, призначених для вирішення широкого класу задач шляхом безпосередньої структурної реалізації алгоритмів обробки і прямого відображення вхідних даних у вихідні шляхом функціональної та структурної настройки універсальних компонентів мережі. Розроблено алгоритми синтезу адаптивних логічних мереж на задані класи задач. Розроблено методику проектування засобів ОТ з використанням стандартизованих САПР ПЛІС та на її базі структуру реконфігуровного процесора, що реалізує конвеєрний / паралельний принцип обробки даних, з відкритою бібліотекою файлів конфігурації для базових блоків, у тому числі граничного пристрою, суматора Хемінга, пристроїв сортування, медіанних фільтрів, пристроїв множення матриць та ін. Розглянуто питання організації обчислювального процесу в системах з спеціалізованою та проблемно-орієнтованою конфігурацією.

Ключові слова: адаптація, адаптивна логічна мережа, реконфігуровність, ПЛІС, булева функція, проектування, VHDL, оптимізація.

АННОТАЦИЯ

Опанасенко В.Н. Архитектурно-структурная организация, разработка и применение реконфигурируемых устройств на базе ПЛИС. - Рукопись.

Диссертация на соискание ученой степени доктора технических наук по специальности 05.13.05 - элементы и устройства вычислительной техники и систем управления. Институт кибернетики им. В.М. Глушкова НАН Украины, Киев, 2006.

Диссертация посвящена проблемам построения и проектирования динамически реконфигурируемых устройств (РУ) на базе однородной среды нескоммутированных цифровых электронных компонентов, в качестве которой использованы программируемые логические интегральные схемы (ПЛИС), позволяющие программировать внутреннюю структуру кристаллов как заранее, так и в процессе функционирования, и обеспечивающие перестройку архитектуры РУ с ориентацией на заданный класс задач как в статическом режиме, так и в реальном времени. Программирование структуры кристалла ПЛИС состоит в записи файлов конфигураций, хранимых в библиотеке, предварительно сформированных с помощью инструментальных средств САПР ПЛИС. Изложена методика проектирования таких устройств, рассмотрены примеры практической реализации элементов библиотеки, которая является неотъемлемой составляющей РУ, для чего используются инструментальные пакеты САПР ПЛИС, в частности типа ISE Foundation. Рассмотрены вопросы организации вычислительного процесса в специализированных и проблемно-ориентированных конфигурациях РУ.

Исследованы и разработаны общие теоретические основы построения реконфигурируемых цифровых структур на основе однородной среды, а также формализованные методики и алгоритмы синтеза параметрических модулей и законченных функциональных устройств. Для этих целей был модифицирован известный логико-информационный метод проектирования применительно к реконфигурируемым устройствам на ПЛИС, который позволяет установить однозначное соответствие между объектами логико-информационной модели: алгоритмами, фрагментами алгоритмов и их информационно-кодовыми представлениями на всех уровнях иерархической системы, какой представляется проектируемая система.

Разработана теория адаптивных логических сетей (АЛС), предназначенных для решения широкого класса задач путем непосредственной структурной реализации алгоритмов обработки и прямого отображения входных данных в выходные путем функциональной и структурной настройки универсальных компонентов сети. Особое внимание в диссертации уделено разработке методов и средств архитектурно-структурной организации вычислительных устройств на базе ПЛИС, исходя из заданных задач, методов и алгоритмов их решения, а также алгоритмов настройки АЛС на реализацию заданных алгоритмов и соответственно технологии “Reconfigurable Computing”. В основу структурной организации положены свойства динамической реконфигурируемости, многоуровневости и параллельности обработки данных. С помощью описания булевых функций полиномами разработаны алгоритмы синтеза АЛС на заданные классы задач, определены аналитические функциональные ограничения и асимптотические оценки сложности адаптивных логических сетей. Разработаны основы структурной организации нейроподобных сетей Хемминга на основе кристаллов ПЛИС.

Разработана методика проектирования средств ВТ с использованием стандартизованных САПР ПЛИС и на их базе разработана структура типовой реконфигурируемой вычислительной системы с открытой библиотекой файлов конфигурации для базовых библиотечных параметрических блоков, в том числе порогового устройства, сумматора Хемминга, устройств сортировки, медианных фильтров, устройств умножения матриц и др. Такая система позволяет осуществить: аппаратную реализацию современных и перспективных средств вычислительной техники на основе современных кристаллов ПЛИС, поддержку открытой (с возможностью расширения) библиотеки функциональных параметрических модулей реконфигурируемых цифровых устройств с методической, алгоритмической и технологической поддержкой для разработчиков и различных категорий пользователей при решении задач выбора оптимальной аппаратной реализации широкого класса алгоритмов. Архитектура реконфигурируемых устройств отличается от традиционной архитектуры фон-неймановского типа (универсальной для всех алгоритмов) тем, что позволяет создавать эффективные средства для произвольных алгоритмов, при этом структура этих средств не фиксирована, а изменяется в зависимости от выполняемой задачи (алгоритма).

Ключевые слова: адаптивная логическая сеть, реконфигурируемость, ПЛИС, булева функция, проектирование, VHDL, оптимизация.

SUMMARY

Оpanasenko V.M. The architecture-structural organization, development and application of the PLD-based reconfigurable devices. - Manuscript.

The thesis for a Doctor's degree in technical sciences on speciality 05.13.05 - elements and devices of computer engineering and control systems. - V.M. Glushkov Institute of Cybernetics, National Academy of Science of Ukraine, Kyiv, 2006.

In dissertational work theoretical bases of construction and designing of the reconfigurable PLD-based devices, including the new formalized design techniques of construction and dynamic reconfiguration of architecture and structure of digital devices with a high degree of reconfiguration, corresponding with properties of performing algorithms, constructive and technological features PLD, and also tool means of their designing, are presented. Bases of the theory of adaptive logic networks, intended for the decision of a wide class of tasks by direct structural realization of algorithms of processing and direct representation of input data to output data by functional and structural customization for universal components of a network, are developed. Synthesis algorithms of adaptive logic networks on the classes of tasks set are developed. Design techniques of the computer aids with using of the standard CAD PLD and it bases the structure of the reconfigurable processor realizing conveyer-parallel principle of data processing, with the open library of configuration files for base library of parametrical blocks, including the threshold device, Hemming adder, devices for sorting, median filtration, matrix multiplication etc. are designed. The question of the organization of computing process in the specialized and task-level configurations is considered.

Key words: adaptive logical network, reconfiguration, PLD, Boolean function, design, VHDL, optimization.

Размещено на Allbest.ru