Проектирование спецпроцессора

Размещено на http://www.allbest.ru//

Размещено на http://www.allbest.ru//

Российский Государственный Университет

Инновационных Технологий и Предпринимательства

Факультет «Системы защиты и безопасности»

спецпроцессор синхросигнал генератор арифметический

Курсовая работа

тема:

Спецпроцессор

Выполнила студентка группы 10К2

Стензя Татьяна

Проверил преподаватель:

Долотин А.И.

Введение

Вычислительная техника вместе с системами и средствами связи представляет собой техническую базу информатизации общества. Информатизация -- это процесс существенного изменения роли информации в жизни общества и его хозяйственной деятельности. Превращение информационного продукта в товар приводит к глубоким изменениям в обществе. Оно трансформируется из индустриального в информационное.

В настоящее время цифровые вычислительные машины (компьютеры) применяются повсеместно, практически во всех сферах деятельности человека. Современные тенденции развития вычислительной техники -- универсализация вычислительных устройств, их интеграция в системы бытовой техники, технологическое оборудование и т.п. Современный компьютер может выполнять самые различные действия, что является следствием развития технологии программного управления.

Но для создания специфических или узкоспециализированных устройств зачастую невозможно или непродуктивно использовать современные вычислительные машины. Поэтому наиболее часто, для таких целей разрабатываются специальные устройства, выполняющие некоторые, заранее определённые операции.

Целью данного курсового проекта является разработка спецпроцессора, предназначенного для выполнения заданного набора логических и арифметических микроопераций

1. Анализ требований к устройству

Для реализации схемы сопроцессора необходимо наличие следующих элементов:

трех 8-разрядных регистров с синхронным входом записи информации и тремя состояниями на выходе для подключения выходов регистров к общей шине;

8-разрядного сумматора;

8-разрядного регистра с тремя состояниями на выходе, предназначенного для хранения кодов чисел, полученных с сумматора;

8-разрядные схемы OR и AND для выполнения соответствующих логических функций;

8-разрядные буферные элементы для обеспечения подключения шины данных спецпроцессора к внешней магистрали данных и подключения схем спецпроцессора к внутренней магистрали;

схема формирования признаков результата;

схема формирования сигналов управления.

2. Разработка устройства

2.1 Описание структуры устройства

Для выполнения требуемых микроопераций разрабатываемое устройство можно представить в виде совокупности следующих блоков:

- Блок регистров (БР) состоит из трех восьмиразрядных регистров с тремя состояниями на выходе. Они предназначены для записи входных кодов, поступающих с шины данных при поступлении соответствующего управляющего сигнала. Эти регистры обеспечивают хранение данных и их передачу на сумматор.

Сумматор SM предназначен для выполнения арифметических операций.

Трехразрядный регистр признаков результата предназначен для хранения признаков s, с, z. Состояние регистра может изменяется при выполнении арифметических и логических операций.

- Буферный элемент, который предназначен для обмена данными между внешней магистралью и шиной данных спецпроцессора.

- Схема управления и синхронизации осуществляет управление работой всех других блоков устройства путем генерации соответствующих управляющих сигналов.

Как видно из вышесказанного, предлагаемое решение схемы сопроцессора предполагает выполнение всех арифметических операций в сумматоре, выполнение операций сдвига на регистрах, а выполнение логических операций на отдельных комбинационных элементах. Это несколько увеличит время выполнения микроопераций, но позволяет упростить схему и свести выполнение всех микроопераций к выполнению стандартных простейших действий. Упрощенная структурная схема спецпроцессора представлена на рисунке 1.

БЭ - буферный элемент;

ШД - шина данных;

БР - блок регистров;

SM - сумматор;

РП - регистр признаков;

УА - управляющий автомат;

ГТИ - генератор тактовых импульсов.

Рисунок 1- Схема спецпроцессора

2.2 Разработка функциональной схемы устройства

Схема электрическая функциональная устройства представлена в приложении А. Она содержит следующие основные блоки.

- Блок входных регистров БВР состоит из трех 8-разрядных регистров хранения с тремя состояниями на выходе. Входы и выходы регистров подключены к 8-разрядной шине данных (D0-D7). Причем, если регистр R3 представляет собой регистр хранения, то регистры R1 и R2 является сдвигающими регистрами.

- 8-разрядное буферное устройство предназначено для обмена данными между шиной данных спецпроцессора и входной магистралью данных. Сумматор предназначен для выполнения арифметических операций и представляет собой комбинационную схему и регистр RSM. Регистр RSM предназначен для для хранения результата вычислений. Управляющий автомат, предназначенный для формирования сигналов управления (y), реализован на 8-разрядном двоичном счетчике и дешифраторе.

Ниже представлен список сигналов, формируемых управляющим автоматом.

y1 Разрешение работы магистрального усилителя MA1

у2 Разрешение работы магистрального усилителя MA2

у3 Выбор режима работы регистра R1

у4 Разрешение работы буферного элемента BF5

у5 Разрешение работы буферного элемента BF8

у6 Выбор режима работы регистра R2

у7 Разрешение работы буферного элемента BF6

у8 Разрешение работы буферного элемента BF7

у9 Считывание содержимого R3

у10 Разрешение работы буферного элемента BF1

у11 Разрешение работы буферного элемента BF2

у12 Разрешение работы буферного элемента BF3

у13Формирование бита переноса сумматора

у14 Разрешение работы буферного элемента BF4

у15 Выбор режима работы регистра RSM

у16 Разрешение работы буферного элемента BF9

у17 Запись данных в регистр R1

у18 Запись данных в регистр R2

у19 Запись данных в регистр R3

у20 Запись данных в регистры RSM и PSW

у21 Сброс триггера пуска

2.2.1 Описание работы устройства по функциональной схеме

Процесс выполнения микрооперации начинается с подачи из внешнего устройства на входы триггера Т сигнала START, который устанавливает триггер в 1. Высокий уровень сигнала с выхода триггера разрешает прохождение тактовых импульсов SYNC на счетный вход счетчика.

Сигналы с выходов счетчика поступают на входы дешифратора DC, который определяет соответствие состояния счетчика состоянию управляющих сигналов, формируемых на выходах дешифратора.

Следует отметить то обстоятельство, что при реализации спецпроцессора с непосредственными связями каждая МКО выполняется, как правило, в течение одного такта сигнала синхронизации. В схеме с магистральными связями это условие не всегда выполнимо, так как при передаче данных все элементы схемы используют общую шину данных. Поэтому время выполнения МКО будет зависеть от ее сложности и выполняться в течение нескольких тактов сигнала синхронизации.

Примеры выполнения МКО представлены в таблице 1. Управляющие сигналы, не указанные в таблице 1 при выполнении МКО, должны иметь неактивный уровень.

Следует отметить то обстоятельство, что при выполнении микрокоманд формируются следующие признаки:

- признак знака числа S;

- признак переноса C;

- признак нуля результата Z.

Они запоминаются и хранятся на регистре RST.

Таблица 1 - Примеры выполнения МКО

R1:=MD	1	y1,y3=1; y18=П
R2:=MD	2	y1,y6=1; y19=П
R3:=MD	3	y1=1; y20=П
RSM:=RSM+R2+1	4	y15,y16=1; y5,y4,y13,y14=0; y21=П
R1:=R1vR2&R3	5	y9,y11=0; y3=1; y18=П
RSM:=(R1vR3)+RSM	6	y9,y10,y13,y14,y5=0; y15,y16=1; y21=П
R1:=0,5R2	7 8	y3=1; y18=П y3,y4=0; y18=П
RSM:=RSM+R1	9	y5,y14,y8=0; y15,y16=1; y21=П
R3:=RSM	10	y5=1,y16=0,y20=П
RSM:=R1&R2	11	y14,y15,y15,y16=1; y12=0; y21=П
RSM:=ARS(RSM,1)	12	y15=0; y16,y5=1; y21=П
R2:=LC(R2,1)	13	y6=0; y19=П.
RSM:=R2	14	y4,y14=0; y15=1; y21=П
RSM:=R2+R3	15	y9,y10,y13,y14=0; y15=1; y21=П
MD:=R3	16	y1=1; y2,y9=0

2.2.2 Описание функционирования операционного блока по функциональной схеме

Загрузка операндов

При сигналах у1=1, у2=0 а также сигнале у18=1 значение с шины данных записывается в R1.

Загрузка операндов в R2, R3 происходит аналогично. Отличие состоит в сигналах записи на регистр (у19,у20).

Выполнение команды RSM:=RSM+R2+1

Данные считываются с RSM и поступают, через буферный элемент BF8(при низком уровне сигнала y5), на вход SM. На другой вход SM поступает код, через буферный элемент BF5(при низком уровне сигнала у4),с регистра R2.С выхода SM результат через BF4 (при низком уровне сигнала у14) поступает на вход RSM и записываются на него по переднему фронту сигнала у21. При выполнении этой команды у13=1.

Выполнение команды RSM:=RSM+R1

При поступлении низких уровней сигналов y5 и у8 на буферные элементы BF5 и BF7 соответственно, на входы сумматора SM поступают коды с регистров RSM и R1. Сумма с выхода сумматора через BF4 (при низком уровне сигнала у14) подается на вход RSM и записывается на него по переднему фронту сигнала у21.

Выполнение команды R3:=RSM

При низком уровне сигнала у16 через буферный элемент BF9 данные c RSM поступают на внутреннюю магистраль и записываются на R3 при низком уровне сигнала y20.

Выполнение команды R1:=R1vR2&R3

Данные с регистров R1 и R2 поступают на схему OR2. Результат поступает на схему AND, на другой вход которой поступает код с выхода регистра R3 (при низком уровне сигнала у9). Далее через BF2 (при низком уровне сигнала у11) данные поступают на регистр R1 и записываются на него по переднему фронту сигнала у18.

Выполнение команды RSM:=(R1 v R3)+RSM

При низких уровнях сигналов у1 и у9 данные с регистров R1 и R3 поступают на входы схемы OR1. С выхода ее результат через BF1 (при низком уровне сигнала у10) поступает на вход сумматора SM. На другой вход SM , через BF8(при низком уровне сигнала у5)поступает содержимое RSM. Сумма с выхода сумматора через BF4 (при низком уровне сигнала у14) подается на вход RSM и записывается на него по переднему фронту сигнала у21.

Выполнение команды R1:=0,5R2

По переднему фронту сигнала у18 содержимое регистра R2, через буферный элемент BF5, поступает и записывается в R1. Следующий фронт сигнала у18 сдвигает содержимое регистра R1 на 1 разряд вправо, что соответствует делению на 2.

Выполнение команды RSM:=ARS(RSM,1)

При уровнях сигналов у15=0 и по переднему фронту сигнала у21 происходит сдвиг вправо регистра RSM на 1 разряд.

Выполнение команды RSM:=R1&R2

Сигналы с регистров R1 и R2 поступают на схему AND,результат с выхода которой через буферный элемент BF3 передается на вход регистра RSM. Запись на регистр осуществляется по переднему фронту сигнала у21.

Выполнение команды R2:=LС(R2,1)

При уровнях сигналов у6=0 и по переднему фронту сигнала у19 происходит циклический сдвиг влево регистра R2 на 1 разряд.

Выполнение команды RSM:=R2

Содержимое регистра R2, через буферный элемент BF5, поступает на вход регистра RSM и записывается на него по переднему фронту сигнала у21.

Выполнение команды RSM:=R2+R3

При низком уровне сигнала у9 содержимое регистров R2 и R3, через буферные элементы BF5(при низком сигнале у4) и BF6(при низком уровне сигнала у7) соответственно, поступают на входы сумматора SM. Сумма с выхода сумматора через BF4 (при низком уровне сигнала у14) подается на вход RSM и записывается на него по переднему фронту сигнала у21.

Выполнение команды МD:=R3

По низком уровне сигнала у9, данные с регистра R3 через магистральный передатчик МА2, при наличии низкого уровня сигнала у2 ,передаются на магистральную шину данных.

2.3 Выбор элементов для реализации устройства

При выборе элементной базы для реализации схемы устройства необходимо учитывать следующие основные факторы:

необходимость достижения заданного быстродействия;

стоимость микросхем и потребляемая ими мощность;

возможность сопряжения микросхем по электрическим параметрам.

Для сопряжения микросхем по электрическим параметрам необходимо выбирать элементы, реализованные в одной системе логики. При этом длительности такта должно с запасом хватать на выполнение тех действий, которые предусмотрены для соответствующих узлов устройства.

В данной работе в соответствии с заданием для реализации были выбраны микросхемы серий К555. Эти микросхемы относятся к элементам ТТЛ, имеют низкую стоимость, сравнительно большую потребляемую мощность, высокую помехоустойчивость, большую номенклатуру интегральных микросхем и достаточно высокое быстродействие.

Однако, при проектировании принципиальной схемы с целью ее минимизации, представляется целесообразным применение элементов других серий. Так дешифраторы, формирующие сигналы управления в управляющем автомате, проще реализуются на элементах ППЗУ (серии КР573, К556). Это существенно упрощает схемную реализацию проектируемого устройства и, соответственно, значительно уменьшает количество элементов, входящих в схему.

2.4 Разработка принципиальной схемы устройства

Принципиальная схема проектируемого устройства представлена в приложении Б. Она реализована на элементах серий К555, КР573. Приведем УГО и краткие технические характеристики некоторых используемых элементов. УГО универсального регистра сдвига DL194D представлено на рисунке 2.

Он предназначен для записи, хранения и сдвига четырехразрядного двоичного кода. Назначение выводов регистра представлено ниже.

Рисунок 2- УГО универсального регистра сдвига DL194D.

Микросхема имеет 4 параллельных входа и четыре выхода. При S0=1,S1=0 происходит сдвиг влево на один разряд, при S0=0,S1=1 выполняется сдвиг вправо на один разряд. Регистр имеет тактовый вход C.

Сумматор реализован на микросхеме К555ИМ6. УГО микросхемы представлено на рисунке 3.

Рисунок 3 - УГО микросхемы

Микросхема предназначена для осуществления операций сложения над двумя четырехразрядными двоичными словами. Назначение выводов элемента представлено ниже.

- А(0-3)- входы слова 1;

- В(0-3)- входы слова 2;

- Р0 - вход переноса;

- Р4- выход переноса.

Для реализации сумматора необходимы 2 такие микросхемы.

8-разрядный буферный регистр с тремя состояниями на выходе реализован на микросхеме К555ИР23. УГО элемента представлено на рисунке 4.



Рисунок 4 - УГО элемента

Микросхема представляет собой 8-разрядный регистр с умощненными выходами для управления большой емкостной или низкоомной нагрузкой и может быть использована в качестве магистрального формирователя. Базовый элемент микросхемы D-триггер спроектирован по типу проходной защелки, что позволяет при высоком уровне на входе стробирования С проходить входному сигналу на выход минуя триггер. При подаче низкого уровня сигнала на вход С включается обратная связь и регистр запоминает поданную на вход D информацию и переходит в режим хранения.

Высокий уровень на входе Z переводит выводы микросхемы в высокоимпедансное состояние, при этом в регистр может записываться новая информация или храниться предыдущая.

Поясняющие режимы работы регистра, представлена в таблице 2.

Таблица 2- Поясняющие режимы работы регистра

Микросхема представляет собой два идентичных двоичных 4-разрядных счетчика с раздельными входами тактирования и сброса. Сброс счетчика в исходное состояние (0000) осуществляется при подаче на входы R сигнала низкого уровня. При высоком уровне сигнала на входе R переключение выходов счетчика происходит по положительному перепаду сигнала на входах С.

Схема генератора тактовых импульсов представлена на рисунке 7. Она реализована по стандартной схеме с применением элементов НЕ микросхемы К555ЛН1 и кварцевого резонатора Z1. Расчет параметров генератора приведен в разделе 4.

Рисунок 7 - Схема генератора тактовых импульсов

Схему электрическую принципиальную спецпроцессора можно условно разделить на две части: управляющий автомат (лист 1) и операционный автомат (листы 2,3). Опишем работу устройства.

2.4.1 Описание функционирования управляющего автомата по принципиальной схеме

Низкий уровень сигнала сброса ¬RST, поступая на вход сброса R триггера D1.1, устанавливает его в нулевое состояние. Низкий уровень сигнала с прямого выхода триггера поступает на входы сброса R счетчика D7, устанавливая его выходы в нулевое состояние. Одновременно сигнал

низкого уровня с прямого выхода триггера поступает на вход элемента D2.1, запрещая прохождение тактовых импульсов на вход С счетчика D7. Таким образом состояние счетчика не изменяется и управляющий автомат находится в режиме ожидания.

Выполнение микроопераций спецпроцессором начинается с поступления низкого уровня сигнала ¬START на вход установки S триггера D7. Триггер устанавливается в 1, что влечет за собой снятие блокирующего сигнала с входа R счетчика D7 и разрешение прохождения тактовых импульсов с генератора (D3.1, D3.2) через элемент D2.1 на вход С счетчика. Импульсы, поступающие на вход С счетчика изменяют его состояние. Двоичный код с выходов счетчиков поступает на адресные входы элементов ПЗУ (D8…D10), на выходах которых формируются управляющие сигналы. Эти сигналы поступают на входы регистров и буферного элемента (D4…D6). Эти элементы предназначены для буферизации сигналов управления и обеспечения их синхронизации. Временные диаграммы формирования сигналов управления представлены на рисунке 8.

Рисунок 8- Временные диаграммы формирования сигналов управления

Выполнение каждой микрооперации разбивается на несколько элементарных операций (например: запись на регистр, считывание с регистра), причем число этих операций может быть различным. Каждой элементарной операции соответствует один период ГТИ и свой набор управляющих сигналов.

2.4.2 Описание функционирования операционного автомата по принципиальной схеме

Соответствие элементов принципиальной схемы элементам функциональной схемы представлено ниже:

- магистральный приемопередатчик МА1 и МА2 реализован на элементе D11;

- регистры R1, R2, R3 и RSM реализованы на элементах D12, D13, D14, D30 соответственно;

- буферные элементы BF1…BF4 реализованы на элементах D23, D21, D22, D29 соответственно;

- схемы AND реализованы на элементах D15, D16 и D24, D25;

- схемы OR1 и OR2 реализованы на элементах D17, D18 и D19, D20;

- схема SM реализована на элементах D26, D27;

- схема формирования признаков реализована на элементах D28.1, D28.2, D2.2, D3.6;

- регистр признаков реализован на элементе D31.

Данные с внешней шины поступают на входы магистрального приемопередатчика D11. Этот элемент имеет вход управления третьим состоянием и вход управления направлением передачи информации. При поступлении на этот входы D11 низкого уровня сигнала у1 и высокого уровня сигнала у2 данные через приемопередатчик поступают на входы регистров D12, D13, D14. Запись информации на эти регистры осуществляется по переднему фонту сигналов у18, у19 и у20, поступающих на входы С регистров. Все эти регистры также имеют выходы с тремя состояниями, что позволяет объединять их выходы в общую магистраль. При работе на общую магистраль выходы только одного элемента могут быть открыты, а выходы остальных должны быть переведены в состояние высокого импеданса.

Выполнение отдельных микрокоманд спецпроцессора описано в разделе 3.3. Следует отметить то обстоятельство, что в целях повышения производительности устройства, оно реализовано как комбинация схемы с непосредственными связями и магистральной организацией. Это привело к тому, что схема несколько усложнилась из-за введения дополнительных буферных элементов. Однако значительно повысилось быстродействие схемы. Так все микрооперации (за исключением операций сдвига) выполняются в течение одного такта сигнала синхронизации. При чисто магистральной организации среднее выполнение одной микрооперации повысилось бы до 4-5 тактов сигнала синхронизации.

3. Расчет периода синхросигналов

Период синхросигналов определяется продолжительностью элементарной операции, имеющей максимальную длительность. Это в свою очередь зависит от количества элементов, через которые проходит сигнал во время выполнения операции, а также временем задержки этих элементов.

Типовые значения времени задержки элементов, применяемых в разрабатываемом устройстве, приведены в таблице 2.

Таблица 2 - Значения времени задержки элементов

Наименование элемента	Время задержки,нс
К555ИЕ19	60
К555ИР24	18
К555ИР23	26,5
К573РФ2	450
К555АП6	16
К555ИМ6	23
К555ЛИ1	24
К555ЛЛ1	22

Анализируя содержание таблицы 2, видим, что задержка элементов, на которых реализован управляющий автомат, сопоставима с временем задержки элементов операционного автомата. Следовательно, чтобы обеспечить нормальную работу всей схемы спецпроцессора, необходимо выбрать тактовую частоту таким образом, чтобы обеспечивалась корректная работа схемы как управляющего так и операционного автоматов.

Проанализируем формирование сигналов управляющего автомата с помощью временных диаграмм, представленных на рисунке 9.



Рисунок 9 - Формирование сигналов управляющего автомата

Предположим, что скважность тактовых импульсов равна 2. Тогда интервал времени t1 представляет собой время считывания данных из ППЗУ, которое равно 450нс.

Максимальное время задержки счетчика К555ИЕ19 равно 60 нс.

Исходя из вышесказанного, приходим к выводу, что для нормального функционирования управляющего автомата спецпроцессора период тактовых импульсов не должен быть меньше удвоенного времени считывания данных из ППЗУ, то есть 2·450=900 нс.

Проанализируем формирование сигналов операционного автомата с помощью временных диаграмм, представленных на рисунке 10. Эти временные диаграммы иллюстрируют выполнение одной из наиболее продолжительных микроопераций RSM:=(R1vR3)+RSM.

Рисунок 10 - Формирование сигналов операционного автомата

Интервал времени t1 определяется временем считывания информации с регистров R1,R3 и RSM а также временем задержки схемы OR1, сумматора SM,буферных элементов BF1, BF4 и временем записи информации на регистр RSM, что составляет

t1 = tRG + tOR + tSM+ 2·tBF+ tRSM, (1)

где:

t1= 26,5 + 22 + 23 + 2·16 + 18 = 121,5 нс

Интервал времени t2- t1 определяется временем записи информации на регистр RSM и составляет 18 нс.

Таким образом получаем, что при скважности ТИ равной 2 период ТИ будет равен

tТИ=2•t1=243 нс

Так как время задержки управляющего автомата больше задержки операционного автомата, то период тактовых импульсов определяется

tТИ = 900 нс,

а частота

fти = 1/900·10-9 = 1,1 Мгц

4. Моделирование схемы устройства

Для проверки правильности функционирования устройства, была составлена модель на языке VHDL, позволяющая проследить поведение устройства на каждом шаге работы. Моделирование производилось в системе моделирования Quartus II 7.2

Программа на языке VHDL:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity algorithm is

Port ( y1 : in STD_LOGIC;

y2 : in STD_LOGIC;

y3 : in STD_LOGIC;

y4 : in STD_LOGIC;

y5 : in STD_LOGIC;

y6 : in STD_LOGIC;

y7 : in STD_LOGIC;

y8 : in STD_LOGIC;

y9 : in STD_LOGIC;

y10 : in STD_LOGIC;

y11 : in STD_LOGIC;

y12 : in STD_LOGIC;

y13 : in STD_LOGIC;

y14 : in STD_LOGIC;

y15 : in STD_LOGIC;

clk : in STD_LOGIC;

D : in STD_LOGIC_VECTOR (7 downto 0):= x"00";

E : out STD_LOGIC_VECTOR (7 downto 0));

end algorithm;

architecture Behavioral of algorithm is

signal r1, r2, r3, rsm : STD_LOGIC_VECTOR (7 downto 0) := x"00";

begin

process (clk) begin

if clk'event and clk = '1' then

if y1 = '1' then

rsm <= rsm + r2 + 1;

elsif y6 = '1' then

rsm <= (r1 or r3) + rsm;

elsif y8 = '1' then

rsm <= rsm + r1;

elsif y10 = '1' then

rsm <= r1 and r2;

elsif y11 = '1' then

rsm <= rsm(7) & rsm (7 downto 1);

elsif y13 = '1' then

rsm <= r2;

elsif y14 = '1' then

rsm <= r2 + r3;

end if;

if y2 = '1' then

r1 <= D;

elsif y5 = '1' then

r1 <= r1 or (r2 and r3);

elsif y7 = '1' then

r1 <= r2(7) & r2(7 downto 1);

end if;

if y3 = '1' then

r2 <= D;

elsif y12 = '1' then

r2 <= r2(6 downto 0) & r2(7);

end if;

if y4 = '1' then

r3 <= D;

elsif y9 = '1' then

r3 <= rsm;

end if;

if y15 = '1' then

E <= r3;

end if;

end if;

end process;

end Behavioral;

В результате моделирования были получены временные диаграммы работы, которые представлены на рисунке 11.

Рисунок 11- Временные диаграммы

При проверке временных диаграмм, было установлено, что требуемые операции выполняются корректно.

Заключение

В результате выполнения курсовой работы был произведен анализ требований к разрабатываемому устройству, разработана функциональная и принципиальная электрические схемы устройства с учетом требований на курсовое проектирование.

Осуществлен выбор элементной базы, произведен расчет частоты генератора тактовых импульсов с расчетом на самую длинную микрооперацию, построены временные диаграммы выполнения нескольких микроопераций.

Выполнено моделирование устройства в среде Quartus II, поясняющее ее работу, приведены результаты моделирования.

При разработке электрических схем и пояснительной записки использовалась программное обеспечение Microsoft Visio и Microsoft Word.

Работа выполнена в полном соответствии с техническими требованиями и удовлетворяет всем требованиям технического задания.

Список литературы

1. Зельдин Е. А. Цифровые интегральные схемы. М:-Энергоатомиздат,1986.

2. Шевкопляс Б. В. Микропроцессорные структуры. Инженерные решения. Справочник-М:-Радио и связь,1990.

3. Схемотехника ЭВМ: Учебник для студентов вузов С92 спец. ЭВМ/ Под ред. Г.Н. Соловьёва. - М.: Высшая школа, 1985. - 391 с.

4. Угрюмов Е.П. Проектирование элементов и узлов ЭВМ: Учебное пособие для спец. ЭВМ вузов. - М.: Высшая школа, 1987. - 318 с.

5. М.И. Богданович, И.Н. Грель, В.А. Прохоренко, В.В. Шалимо.- Мн.: Беларусь, 1991.- 493 с.: ил. Цифровые интегральные микросхемы: Справочник

Приложение

Таблица А.1 - Перечень элементов

Поз. обозн.	Наименование	Кол	Примечание
	Конденсаторы
С1	К53-14-20В-33 мкФ±10%	1
С2…С32	К10-17а-М750-0,1 мкФ±10%	31
	Микросхемы
DD1	К555ТМ2	1
DD2	К555ЛА4	1
DD3	К555ЛН1	1
DD4,DD5	К555ИР23	2
DD6	К555АП6	1
DD7	К555ИЕ19	1
DD8…DD10	К573РФ2	3
DD11	К555АП6	1
DD12,DD13	К555ИР24	2
DD14	К555АП6	1
DD15,DD16	К555ЛИ1	2
DD31	К555ИР23	1
	Резисторы С2-33 ОЖО.467.173ТУ
R1	C2-33-0,125-1 кОм+5%	1
	Разъемы
Х1	СНП346-40РП21-2В	1

Размещено на Allbest.ru

...