Преобразователи кодов

Размещено на http://www.allbest.ru/

Лабораторная работа

Преобразователи кодов

1.Цель работы.

Ознакомление с основными характеристиками и испытание интегральных преобразователей кодов (дешифратора, шифратора, демультиплексора и мультиплексора).

2.Приборы и принадлежности.

1). ПК с становленным ПО National Instruments.

2). NI ELVIS II.

3.Теоретические сведения.

Кодом называют систему символов для представления информации в форме, удобной для обработки, хранения и передачи. В цифровой технике для записи кодовых символов, или просто кода, используют две цифры: 0 и 1. Преобразователи кодов служат для перевода одной формы бинарного числа (кодовой комбинации) в другую, например, преобразование двоично-десятичного кода в семисегментный код индикатора. Входные и выходные коды преобразователей связаны между собой. Эту связь задают логическими функциями или в виде таблицы переключений. Рассмотрим наиболее распространённые в цифровой технике виды преобразователей кодов.

1. Дешифратор.

Дешифратор (DC) или декодер комбинационная схема с п входами и m = 2^п выходами (m > n), преобразующая двоичный входной п-код (кодовое слово) в унитарный. На одном из m выходов дешифратора появляется логическая 1, а именно на том, номер которого соответствует поданному на вход двоичному коду. На всех остальных выходах дешифратора выходные сигналы равны нулю. Дешифратор используют, когда нужно обращаться к различным цифровым устройствам по адресу, представленному двоичным кодом.

Условное изображение дешифратора 4х16 (читаемого "четыре в шестнадцать") на схемах дано на рис. 10.1. Дешифратор содержит число выходов, равное числу комбинаций входных переменных: от у₀ = до y₁₅ = abcd при п = 4 и m = 2^п = 16. Применяются также неполные дешифраторы с меньшим числом выходов (10 или 12 при четырех переменных на входе, тогда ряд комбинаций на входе не используется). Каждый выход полного дешифратора реализует конъюнкцию входных переменных (код адреса) или их инверсий: при наборе у₀ = 1, при у₇ = 1, при abcd (1111) y₁₅ = 1 и т. д. Дешифраторы часто имеют разрешающий (управляющий, стробирующий) вход Е. При Е = 1 дешифратор функционирует как обычно, при Е = 0 на всех выходах устанавливается 0 независимо от поступающего кода адреса. Дешифраторы широко используют во многих устройствах, в том числе в качестве преобразователей двоичного кода в десятичный.

2. Шифратор.

Шифратор (CD) или кодер выполняет функцию, обратную функции дешифратора. Условное изображение шифратора 16х4 (16 в 4) на схемах показано на рис. 10.2, а. Классический шифратор имеет n входов и m выходов (m < n), и при подаче сигнала 1 на один из входов (и не более) на выходе кодера появляется двоичный код номера возбужденного выхода. Число входов и выходов такого шифратора связано соотношением n = 2^m.

Области использования шифраторов отображение в виде двоичного кода номера нажатой кнопки или положения многопозиционного переключателя, а также номера устройства, подавшего сигнал на обслуживание в микропроцессорных системах. Шифраторы входят в состав микросхем контроллеров прерываний, например КР580ВН510.

Для решения многих конкретных задач необходимо синтезировать преобразователи различных кодов. В качестве примера на рис. 10.2, б представлена схема кодового преобразователя, состоящая из пары декодер DС - кодер CD, реализующая логику работы () некоторого трёхцветного светофора К, J и Z, управляемого двухразрядным двоичным кодом Х. При этом вначале дешифруется каждая комбинация исходного кода, в результате чего на соответствующем выходе декодера появляется логическая 1. Затем этот логический сигнал, значение которого определено номером выхода декодера, подаётся на кодер и на его выходах устанавливается преобразованный код.

Число входов дешифратора DC равно двум (х₁ и х₂), число выходов трём (числу выходов преобразователя) у₀, у₁ и у₂. Соединения дешифратора и шифратора выполнены в соответствии с заданной логической функцией у. Часть выходов декодера и входов кодера не используется.

Эффективно стыкуются друг с другом декодер и кодер, построенные на элементах И-НЕ: первый имеет инверсные выходы, а второй инверсные входы. Если некоторым входным комбинациям соответствует одна и та же выходная, то соответствующие выходы декодера объединяют на элементе ИЛИ и выход последнего подают на нужный вход кодера.

Проектирование кодовой преобразовательной схемы на паре декодер-кодер оказывается в среднем более выгодным и по числу корпусов, и по быстродействию, чем при проектировании из готовых базовых логических микросхем И-НЕ и ИЛИ-НЕ. Однако потребляемая мощность в этом случае может оказаться больше, чем у схемы из отдельных элементов. Затраты времени инженера на логическое проектирование по схеме декодер-кодер неизмеримо меньше, чем затраты на проектирование преобразователя из россыпи.

3. Мультиплексор.

Мультиплексор (МS) это функциональный узел, осуществляющий подключение (коммутацию) одного из нескольких входов к выходу у. На выход такого устройства передаётся логический уровень того информационного разряда, номер которого в двоичном коде задан на адресных входах х₁ и х₂. Условное изображение мультиплексора на четыре входа и возможный вариант его структурной схемы показаны на рис. 10.3, а и б.

При х₁ = 0 и х₂ = 0, у = а; при х₁ = 0 и х₂ = 1, у = b; при х₁ = 1 и х₂ = 0, у = c и при х₁ = 1 и х₂ = 1, у = d.

Функционирование мультиплексора описывается выражением

Вход Е - разрешающий: при Е = 1 мультиплексор работает как обычно, при Е = 0 выход узла находится в неактивном состоянии, мультиплексор заперт. Серийные узлы выпускаются с числом адресных входов п = 2, 3 и 4 при возможном числе 2^п коммутируемых входов. При необходимости коммутировать большее количество входов используют несколько мультиплексоров. Мультиплексоры находят широкое применение в устройствах отображения информации в различных устройствах управления.

Так как мультиплексор может пропустить на выход сигнал с любого информационного входа, адрес которого установлен на соответствующих адресных входах, то на основе мультиплексоров реализуют логические функции, подавая на информационные входы логические 1 или 0 в соответствии с таблицей переключений, а на адресные входы - аргументы функции.

4. Демультиплексор.

Демультиплексор (DMS) выполняет функцию, обратную функции мультиплексора, т. е. производит коммутацию одного входного сигнала на 2ⁿ выходов, где n - число адресных входов х_i. Он осуществляет преобразование информации из последовательной формы (последовательно-параллельной) в параллельную. Демультиплексор имеет один информационный вход D и несколько выходов, причем вход подключается к выходу у_i, имеющему заданный адрес.

В качестве примера на рис.10.4, а дано условное графическое обозначение демультиплексора, имеющего четыре выхода, закон функционирования которого задан (табл. 10.1).

Пользуясь табл. 30.1, запишем переключательные функции для выхода устройства:

Функциональная схема демультиплексора, реализующая эти выражения, приведена на рис. 30.4, б.

Т а б л и ц а 10.1

Если общее число выходов разрабатываемого устройства превышает имеющиеся в выпускаемых интегральных микросхемах, то используют параллельное подключение нескольких схем. На рис. 10.5, а показано демультиплексорное дерево, построенное на мультиплексорах с четырьмя выходами. Объединяя мультиплексор с демультиплексором, получают комбинационное устройство, в котором по заданным адресам один из входов подключается к одному из его выходов (рис.10.5, б).

4.Экспериментальная часть.

Задание 1. Запустить среду МS10 (щёлкнув мышью на команде Эксперимент меню комплекса Labworks). Cобрать на рабочем поле среды MS10 схему для испытания дешифратора DC (рис. 10.6) и установить в диалоговых окнах компонентов их параметры или режимы работы. Скопировать схему (рис. 10.6) на страницу отчёта.

Схема (рис. 10.6) содержит:

* интегральный дешифратор DC (decoder) 3х8, имеющий 3 информационных входа A, B и C (для кода 421), 8 выходов (Y0, …, Y7) и преобразующий позиционный 3-разрядный двоичный код в унитарный "1 из 8": в выходной 8-разрядной кодовой комбинации только одна позиция занята единицей, а все остальные - нулевые (см. рис. 10.7, справа). В зависимости от входного двоичного кода, например 001, на выходе DС появляется сигнал 1 только на одной (второй, см, рис. 10.6) из 8-ми выходных линий, к которым подключены пробники Х0, …, Х7.

Данный тип шифратора относится к шифраторам с разным уровнем входных и выходных сигналов: активные входные уровни соответствуют уровню логической 1, а активные выходные сигналы - уровню логического 0. Для получения активных выходных уровней, равных 1, к выходам дешифратора подключено восемь инверторов С0, …, С7;

* логический генератор слова XWG1 (f_г = 500 кГц) с записанными логическими словами в его ячейки памяти, которые эквивалентны десятичным числам от 0 до 7 (см. рис. 10.7, слева);

* логический анализатор XLA1, на экран которого выводятся временные диаграммы как трёх входных (А, В, С), так и восьми (Y0, Y1, …, Y7) выходных сигналов при пошаговом режиме Step генератора XWG1;

* источник VCC, напряжение 5 В с выхода которого подано на инвертор NOT. Логический 0 с инвертора подается на управляющий вход дешифратора DC: при дешифратор находится в активном состоянии.

Запустить программу моделирования дешифратора. Щёлкая мышью на кнопке Step генератора XWG1, последовательно подавать на вход дешифратора логические слова. Убедиться, что при подаче на вход дешифратора каждой новой двоичной кодовой комбинации засвечивается только один пробник, который "распознаёт" свой входной код.

Скопировать временные диаграммы входных и выходных сигналов дешифратора на страницу отчёта. По результатам моделирования составить и заполнить таблицу переключений (функций на выходах дешифратора DC 3х8.

Задание 2. Cобрать на рабочем поле среды MS10 схему для испытания шифратора СD (рис. 10.8) и установить в диалоговых окнах компонентов их параметры или режимы работы.

Скопировать схему (рис. 10.8) на страницу отчёта.

Интегральный шифратор CD 8х3 (из 8 в 3) имеет 8 входов D0, D1, …, D7, подключенных к выходам Y0, Y1, …, Y7 дешифратора DC, и три инверсных выхода А0, А1, А2, к которым через инверторы С0, С1, С2 подключены логические пробники Х0, Х1, Х2 и семисегментный индикатор Ind. Содержимое ячеек памяти генератора слова XWG1: 000, 001, …, 111 (см. рис. 10.7, слева). Запустить программу моделирования шифратора. Щёлкая мышью на кнопке Step генератора XWG1, последовательно подавать на вход дешифратора логические слова. Убедиться, что при подаче с выхода DC на вход шифратора СD 8-разрядной последовательности, в которой только одна позиция занята единицей, а остальные нулями, на выходе шифратора формируются 3-разрядные двоичные коды A0A1A2, где А0 = А, А1 = В и А2 = С, соответствующие двоичным кодовым комбинациям на входе дешифратора DC. интегральный преобразователь код

По результатам моделирования (по засвечиванию логических пробников Х0, Х1, Х2 и показаниям индикатора Ind) составить и заполнить таблицу переключений на выходе шифратора CD 8х3.

Преобразовать схему дешифратора DC 3х8 и шифратора CD 8х3 (см. рис. 10.8) в схему DC 2х4 и шифратора CD 4х2, отсоединив провод С, подходящий к дешифратору, и провод A2 с выхода шифратора, и составить таблицы переключений дешифратора 2х4 и шифратора 4х2.

Задание 3 Cобрать на рабочем поле среды MS10 схему для испытания демультиплексора DMS (рис. 10.9) и установить в диалоговых окнах компонентов их параметры или режимы работы.

Демультиплексор DMS 1х8 (из 1 в 8) (рис. 10.9) имеет один информационный вход (с активными высоким G1 и низким G2 уровнями), три адресных А, В, С входа, разрешающий GL вход с активным низким уровнем и восемь Y0, Y1, …, Y7 инверсных выходов, соединённых с входами логического анализатора XLA1. На вход анализатора также подаются сигналы с адресных входов А, В, С. С помощью ключей А, В и С можно сформировать восемь трёхразрядных двоичных адресных слов. При последовательной подаче формируемых ключами адресных слов от 111 до 000 на экран анализатора XLA1 при моделировании выводятся 8-разрядные кодовые последовательности с одним активным (низким) уровнем.

Для обеспечения медленного перемещения лучей на экране анализатора XLA1 установить частоту его таймера f_a = 500 Гц и число импульсов, приходящихся на одно деление, Clocs/div = 80.

Задать код ключей 111 и щелкнуть мышью на кнопке Run/Stop. Кривые адресных и выходных логических сигналов медленно разворачиваются во времени на экране анализатора.

Остановить (щелчком мыши на кнопке Stop) процесс моделирования при приближении лучей анализатора к линии разметки экрана.

Повторять перечисленные выше операции для спадающих счётных комбинаций адресных сигналов (с 110 до 000) до тех пор, пока не будет записан процесс моделирования при адресном слове 000 (см. рис. 10.9, справа).

Убедиться, что для каждой комбинации адресных сигналов демультиплексор формирует логический 0 на одном из восьми выходов, номер которого соответствует определенному кодовому слову на входе, т. е. демультиплексор подобен коммутатору, посредством которого поток цифровой информации разделяется на 8 выходных потоков.

Скопировать схему (рис. 10.9) и временные диаграммы входных и выходных сигналов на страницу отчёта.

Если адресные входы А, В и С принять в качестве информационных входов, а вход G1 (G2) в качестве входа разрешения работы, то мультиплексор превратится в дешифратор.

Задание 4. Cобрать на рабочем поле среды MS10 схему (рис. 10.12) для испытания мультиплексора MS 8х1 (из 8 в 1) и установить в диалоговых окнах компонентов их параметры или режимы работы. Скопировать схему (рис. 10.12) на страницу отчёта.

Мультиплексор МS с разрешающим входом G осуществляет передачу сигнала с каждого информационного входа D0, D1, …, D7, заданного 3-разрядным кодом АВС - адресом выбираемого входа, на единственный выход Y. Разрядность (3) управляющего сигнала определяет количество входов (2³ = 8), с которых мультиплексор может принимать информацию. Если предположить, что к входам D0, D1, …, D7 мультиплексора MS присоединено 8 источников цифровых сигналов - генераторов последовательных двоичных слов, то байты от любого из них можно передавать на выход Y.

Для иллюстрации работы мультиплексора MS запишем в ячейки памяти генератора XWG1 произвольные 8-разрядные кодовые слова (рис. 10.13, слева), а с помощью ключей А, В, С сформируем управляющий сигнал 111. Последовательно щёлкая мышью на кнопке Step генератора XWG1 и при G = 1, поступающие на вход D7 мультиплексора байты (сигнал 01001110) с 8-го разряда (на рис. 30.13, слева 8-й разряд показан стрелкой) логических слов генератора XWG1 передаются на выход Y и на вход анализатора (см. рис.10.13, справа).

Если ключ А установить в нижнее положение (сформировав, тем самым, адресный код 011), то с входа D3 на выход Y мультиплексора будут поступать байты 4-го разряда логических слов, записанных в ячейки памяти генератора XWG1, и т. д.

Записать в первые восемь ячеек памяти генератора XWG1 произвольные 8-разрядные кодовые слова, задать частоту f_г = 500 кГц и режим Step его работы (см. рис. 10.13, слева).

Задать частоту f_a = 20 МГц таймера логического анализатора XLA1 и количество импульсов таймера Clock/div = 20, приходящихся на одно деление.

Установить с помощью ключей А, В и С адресный код (самостоятельно или по указанию преподавателя), например 100₂ (4₁₀) и запустить программу моделирования мультиплексора. Получить и скопировать временные диаграммы входных сигналов D0, D1, …, D7 и выходного сигнала Y мультиплексора на страницу отчёта.

Примечание. Таблицы переключений на выходах для рассмотренных библиотечных преобразователей кодов можно вызвать нажатием клавиши помощи F1 после выделения на схеме соответствующего преобразователя.

Размещено на Allbest.ru