Способ перезаписи бинарной информации в измерительно-вычислительных системах

Размещено на http: //www. allbest. ru/

ООО «Алмаз-Антей управленческое консультирование», Москва, Россия

МТУ, институт комплексной безопасности и специального приборостроения (МИРЭА), Москва, Россия

Филиал Военной академии ракетных войск стратегического назначения имени Петра Великого (ФВА РВСН), Серпухов, Россия

Способ перезаписи бинарной информации в измерительно-вычислительных системах

Е.В. Крехов, В.Е. Крехов, И.В. Крехов

Аннотация

перезапись бинарный память триггер

Описана логика перезаписи бинарной информации памяти триггеров. Реализация логики позволяет однозначно перезаписывать бинарную информацию суперпозиций кубитов и равновероятных двухуровневых битов путём измерения их состояния, компарировать бинарные сигналы, выделять и сличать их частотно-временные параметры с более высокой эффективностью и производительностью чем в существующих измерительно-вычислительных системах с традиционной логикой их построения.

Ключевые слова: память; триггер; счётчик; унитарный код; целостность; эффективность; производительность.

Abstract

Method for recording binary information in measuring and computing Е.V. Кrekhov1,2, V.Е. Кrekhov3, I.V. Кrekhov3

1LLC Almaz-Anthey Management Consulting , Moscow, Russia

2MTU, Institute of Complex Security and Special Instrument Making, Moscow, Russia

3Branch of the Military Academy of Strategic Missile Forces named after Peter the Great, Serpukhov, Russia

The logic of rewriting the binary information of the memory of triggers is described. The implementation of logic allows you to uniquely rewrite binary information of superpositions of qubits and equiprobable two-level bits by measuring their state, comparing binary signals, isolating and comparing their time-frequency parameters with higher efficiency and performance than in existing measurement-computing systems with the traditional logic of their construction.

Keywords: memory; trigger; counter; unitary code; integrity; efficiency; performance.

Введение

Разработка перспективных измерительно-вычислительных систем (ИВС), как средств измерений и вычислений, предъявляет компромиссные требования к безопасности, эффективности и производительности обработки бинарной информации, особенно в условиях помех [1, 2 С.109]. Обработка бинарной информации связана с первичным её преобразованием от датчиков. Как правило, первичное преобразование представляется унитарным кодом. Вычисления существующими процессорными средствами проводятся после вторичного преобразования информации, которое представляется кодами с существенным снижением кодовой избыточности. Цифровая процессорная обработка информации, которая основана на принстонском, гарвардском или ином принципе командного двоичного управления, безысбыточна. При такой обработке первичный унитарный код преобразуется в двоичный код, а хранение информации осуществляется в регистровой памяти программ и данных. Возникающий при этом компромисс метрологических и вычислительных требований к объёму, быстродействию, точности обработки информации нуждается в разрешении некоторых противоречий, которые связаны с логикой перезаписи бинарной информации памяти триггеров.

1. Сущность противоречий и актуальность их преодоления

Противоречия возникают между потребностью в целостности результатов запомненной измерительной информации и необходимостью снижения энергопотребления получения этих результатов при высокой производительности вычислителя [2 С.110]. На целостность информации при её преобразовании и представлении в ИВС влияет логика перезаписи триггерной памяти разрядов соответствующих регистров. Логика преобразования информации в процессе синхронизации и управления компонентами ИВС определяет качество преобразованной информации, её целостность, экономичность и производительность. В измерительных и вычислительных компонентах (ИВК) ИВС наиболее часто используют бинарные триггеры на основе логических элементов. Бинарный триггер является однобитовой ячейкой памяти, которая представляет разряд двоичного или недвоичного, например, унитарного кода. Существующие промышленные триггеры синхронного, асинхронного или комбинированного типа функционируют недостаточно корректно и могут находиться в метастабильном состоянии. Метастабильность является причиной ошибок генерируемого кода. При попадании триггера в запрещённое состояние, например при включении питания без принятия специальных мер, он может занять положение, не соответствующее требуемому коду. В таких состояниях триггер не обеспечивает правильность преобразования бинарной информации, что приводит к изменению результатов и потере её целостности. При потере целостности информации нарушаются метрологические показатели ИВК ИВС, а также характеристики, касающиеся производительности вычислений. Обеспечение целостности информации при перезаписи памяти триггеров - актуальная задача, над которой трудится множество исследователей. Под целостностью информации в соответствии с ГОСТ понимается её полнота и достоверность. Под достоверностью в данном случае понимают сохранение достигнутых точности измерений и быстродействия, определяемого междециальными интервалами импульсов тактования. Достоверность можно повысить дополнительными мерами восстановления памяти триггеров после сбоев, вызванных недостаточной их помехозащищённостью. Специалисты в данной области исследуют различные виды и уровни помех, многообразные способы внешней защиты от них. Принимаются меры для предупреждения метастабильности триггеров, но логика известных классических промышленных синхронных, асинхронных и комбинированных триггеров усложнена количеством логических переходов и внутренних взаимодействий, вызывает чрезвычайно высокое энергопотребление интегральных схем и не обеспечивает целостность информации из-за высокой вероятности сбоев их памяти. Однако новым принципам логического проектирования триггеров, надёжности их функционирования при решении задачи повышения целостности информации ИВК со снижением количества логических переходов и соответствующим снижением энергопотребления, обеспечивающих их эффективность, уделяется недостаточно внимания [3 С.10].

В ранее проведенных исследованиях [4, 5] показано, как возникает задача синхронизации компонентов ИВС и показано почему логика существующей синхронизации триггеров не способствует дальнейшему повышению производительности и целостности бинарной информации. Показан кризис существующих интегральных схем из-за нерешённых технических противоречий. Низкая эффективность интегральных схем определяется необходимостью повышения их тактовой частоты. С ростом частоты синхронизации повышается вероятность попадания триггеров в метастабильное состояние и их сбоев от действия помех [3 С.11]. Высокую помехозащищённость синхронных триггеров ограничивает необходимость ожидания окончания всех междециальных интервалов импульса тактования, что снижает производительность такой памяти. Асинхронные триггеры более производительны, но возникают сложности, которые объясняются отсутствием тактового генератора и связаны с введением избыточности для борьбы с состязаниями и риском. Появившаяся в последние годы схемотехника самосинхронизации Маллера-Варшавского, которая использует логику индикации и фиксирует моменты окончания в памяти переходных процессов после входного воздействия, тоже оказывается проблемной. Из технической литературы по самосинхронизации схем по Варшавскому известно, что проблемы самосинхронности заключаются в сложности проектирования и тестирования интегральных схем особенно высокой степени интеграции, а также организации межмодульных связей. Проблемы возникают при увеличении параллелизма обмена сигналами, а задержки проводов замедляют работу синхронизатора из-за необходимости компенсации перекоса задержек синхросигналов в проводах. Следовательно, вопрос о логике взаимодействия синхросигналов и уровней информации, ввиду повышенной сложности проектов особенно на уровне большой степени интеграции элементов микросхем, надо ставить по-новому [3 С.11]. Внимание должно уделяться обеспечению не только необходимости логической корректности по синтаксису и семантике, но и достаточности по логике запрета. Поскольку, по признанию Варшавского, чистой самосинхронности не существует, то логика самосинхронизации схем нерациональна. В логическом схемотехническом синтезе автоматов классические подходы в настоящее время считаются исчерпанными, а принципы Маллера-Варшавского труднореализуемы, так как предельные значения задержек неизвестны. Но по-прежнему теоретической базой остаётся теория автоматов, поэтому нельзя полностью отказаться от традиционной логики обработки бинарной информации. Однако формы классической логики интегральных схем, использование её преимуществ исследованы недостаточно глубоко, особенно недоисследованы преобразования формул асинхронной логики и триггерные функции, их возможности ещё не исчерпаны [3 С.12]. Проблема изучена не полностью, особенно на уровне целостности информации. Поэтому возникает необходимость не только в создании эффективных средств борьбы с помехами и повышения производительности, например на основе кубитов, но и применении новых качественных подходов собственно к логике обработки бинарной информации обеспечивающей целостность и эффективность перезаписи памяти любой физической природы. Основное противоречие, как утверждает теория информации, заключается в зависимостях предельной скорости перезаписи информации от отношения сигнал-шум и вероятностей возникновения ошибок. Следовательно, при бинарной обработке информации возникают две взаимоисключающие цели: необходимость минимизации времени перезаписи информации и обеспечение её высокой целостности, то есть полноты и достоверности. Необходим такой логический подход к перезаписи информации памяти триггеров ИВК, который бы протекал в наиболее эффективной форме логического взаимодействия синхросигнала и бинарной информации.

2. Сущность и задача исследования

Сущность предложенного логического подхода к эффективности перезаписи бинарной информации памяти триггеров и соответствующая задача состоят в том, что необходимо исследовать логику функционирования последовательностных узлов с логикой перезаписи бинарной информации на основе заданного первичного словаря переходов ячейки памяти разрядного триггера в зависимости от условий взаимодействия их логических уровней и синхросигнала. Исследование проводится средствами натурного синтеза узлов из комбинированных промышленных триггеров, которые введены в неиспользуемый режим путём компьютерных моделирующих программ. На функционально-логическом уровне триггеры рассматривают как релаксаторы, а на программном - описывают как системы, состоящие из логических элементов. Задача сводится к использованию триггера с заданным в таблице 1 первичным словарём переходов его ячейки памяти, обладающей так называемой императивно-нативной (командно-естественной) логикой [2 С.112, 3 С.14].

Таблица 1 Первичный словарь переходов ячейки памяти

В таблице 1 введены следующие обозначения: F - функция переходов памяти; С - переменная синхронизации; D - информационная переменная; - переход F из состояния «0» в «1»; - переход F из состояния «1» в «0»; Ч - безразличное состояние переменной [5]. Кодирование информации по таблице 1 служит для выявления потенциальных возможностей логики запрета используемых логических переменных триггера. Необходимо, на примере кольцевого счётчика, исследовать возможности обеспечения его эффективности и производительности при использовании разрядных триггеров с представленной в таблице 1 логикой переходов и сделать вывод о целостности обработанной информации.

2. Решение поставленной задачи

Повышение целостности информации, производительности и экономичности триггеров и последовательностных узлов на их основе, авторы связывают с достаточностью использования запрета. Внимание исследователей обращается на объективно существующие, но слабо используемые на практике, зависимости результатов перезаписи информации от величины измеренных уровней битов, кубитов или иных единиц информации. Характеристической особенностью формирования в кольцевом счётчике уровней измерения остаётся их представление в виде набора импульсов, кодируемых унитарным кодом логических значений в бинарном представлении нулей и единиц [1]. Унитарный код обладает наивысшей избыточностью, поэтому имеет наибольшую достоверность и является универсальным измерителем любых единиц информации. Использование унитарного кода служит основой для обеспечения целостности информации битов, как и унитарная матрица, обеспечивающая измерительный процесс кубитов. Ошибка появления единицы или нуля по таблице 1 блокируется уровнем сигнала по дополнительным обратным связям, а обеспечение целостности информации определяется полнотой информации и её достоверностью по равновероятностным отношениям Э. Хартли. Ошибка же появления единицы или нуля по существующей традиционной логике не блокируется, а выявляется введением минимальной избыточности для последующей коррекции. При традиционном подходе ошибки не предупреждаются, неизбежно возникают, информация теряется, если она не восстанавливается, а её неполнота усугубляется урезанными вероятностями по К. Шеннону для упаковки неполной, малодостоверной информации в канал [2 С.13]. Ниже представлено описание функционирования кольцевого счётчика реализующего логику переходов каждого из разрядных триггеров в их неоптимальном существующем промышленном представлении по таблице 1 и показаны преимущества представленного счётчика по сравнению со всеми известными к настоящему времени счётчиками [1].

Кольцевой счётчик обеспечивает переходы его разрядных триггеров по логике таблицы 1 и представлен на рисунке 1.

Кольцевой счётчик содержит входную шину 1, входы сброса 2, узлы совпадений 3-1-1, 3-1-2, 3-2-1, 3-2-2, 3-3-1, 3-3-2, выполненные элементами И, триггеры 4-1-1, 4-1-2, 4-2-1,4-2-2, 4-3-1, 4-3-2 разрядов сдвига, каждый на синхронном D-триггере с входом асинхронной установки , дешифраторы единиц 5-1, 5-2, 5-3 регистров сдвига для определения их исходного состояния, дешифратор единиц 6 группы для определения исходного состояния группы, который для одногруппового кольцевого счётчика является одновременно дешифратором единиц всего кольцевого счётчика, а для определения его исходного состояния, все дешифраторы единиц 5-1, 5-2, 5-3 и 6 выполнены элементами И.

Рис. 1 Кольцевой счётчик

Счётчик работает следующим образом. Исходное состояние счётчика образуется, при отсутствии на входной шине 1 тактовых импульсов, путём подачи кратковременного потенциала нуля на вход сброса 2, воздействие которого на входы триггеров от 4-1-1 до 4-3-2 через их узлы совпадения от 3-1-1 до 3-3-2 приводит к образованию нулевых потенциалов на прямых выходах Q1, Q2, Q3, Q4, Q5, Q6 соответствующих триггеров. Следовательно, на инверсных выходах триггеров от 4-1-1 до 4-3-2 образованы единичные потенциалы, которые соответственно приводят к образованию на выходах дешифраторов единиц 5-1, 5-2, 5-3 и 6 потенциала единицы, то есть Q0=1. Таким образом, при отсутствии на входной шине 1 тактовых импульсов, устанавливается унитарный одинарный код 1000000, который определяет исходное состояние счётчика. Только при единичном потенциале на входе сброса 2 счётчик разблокирован и готов к подсчёту импульсов с входной шины 1.

По переднему фронту первого входного импульса на шине 1, поскольку на входе 2 единичный потенциал, срабатывает триггер 4-1-1 первого разряда и на его выходе образуется потенциал единицы Q1=1, подготавливая триггер 4-1-2 второго разряда к срабатыванию в следующем такте работы. На инверсном выходе триггера 4-1-1 первого разряда образуется нулевой потенциал, который через дешифраторы единиц 5-1 и 6 подготавливает этот триггер к переходу в нулевое состоянии, так как Q0=0. Кроме того, нулевой потенциал инверсного выхода триггера 4-1-1 через узел совпадения 3-2-1 блокирует триггер 4-2-1 в нулевом состоянии, а через дешифратор единиц 5-1 и узлы совпадения 3-2-2, 3-3-1 и 3-3-2 по входам блокированы в нулевом состоянии соответственно триггеры 4-2-2, 4-3-1 и 4-3-2. Таким образом, образован унитарный одинарный код 0100000, а все триггеры счётчика надёжно блокированы кроме триггеров 4-1-1 и 4-1-2, которые должны сработать в следующем такте.

По переднему фронту второго входного импульса на шине 1, от нулевого потенциала Q0=0 на выходе дешифратора единиц 6 срабатывает триггер 4-1-1 первого разряда, который работает в режиме задержки по входу D, а на прямом выходе триггера 4-1-1 образуется потенциал нуля Q1=0, Поскольку на входе D триггера 4-1-2 действовал потенциал единицы, то по переднему фронту второго входного импульса с шины 1 на выходе триггера 4-1-2 образуется потенциал единицы Q2=1., а на его инверсном выходе образуется потенциал нуля. Нулевой потенциал инверсного выхода триггера 4-1-2, через узел совпадения 3-1-1, дешифратор единиц 5-1 и узлы совпадения 3-2-2, 3-3-1 и 3-3-2 по входам триггеров 4-1-1, 4-2-2, 4-3-1 и 4-3-2 блокирует эти триггеры в нулевом состоянии так, что подтверждается их состояние Q1=0, Q4=0, Q5=0 и Q6=0. Триггеры 4-1-2 и 4-2-1 от высокого потенциала выходов узлов совпадения 3-1-2, 3-2-1 разблокированы и готовы к срабатыванию от действия тактового импульса. Таким образом, на выходах Q0, Q1, Q2, Q3, Q4, Q5, Q6 образован унитарный код 0010000, а все триггеры счётчика надёжно блокированы кроме триггеров 4-1-2 и 4-2-1, которые должны сработать в следующем такте.

По переднему фронту третьего входного импульса на шине 1 триггер 4-1-2 переходит в нулевое состояние, т.е. Q2=0, а прямой выход Q3 триггера 4-2-1 от его входа D=Q2=1 с задержкой занимает единичное состояние Q3=1 так, что на его инверсном выходе образуется нулевой потенциал, который, через узел совпадения 3-3-1 дешифратор единиц 5-2, узлы совпадения 3-3-2, 3-1-1 и 3-1-2 по входам триггеров 4-3-1, 4-3-2, 4-1-1 и 4-1-2, блокирует эти триггеры в нулевом состоянии, подтверждая их состояние Q5=0, Q6=0, Q1=0 и Q2=0. В результате на выходах узла совпадения 3-2-1, дешифратора единиц 5-1 и узла совпадения 3-2-2 образуются единичные потенциалы, которые, по входам триггеров 4-2-1 и 4-2-2 разблокируют их для обеспечения их последующего срабатывания от действия тактовых импульсов в соответствии с алгоритмом унитарного кодирования. Таким образом, на выходах Q0, Q1, Q2, Q3, Q4, Q5, Q6 образован унитарный код 0001000, а все триггеры счётчика надёжно блокированы кроме триггеров 4-2-1 и 4-2-2, которые должны сработать в следующем такте.

Поскольку на входе D триггера 4-2-1 действует потенциал нуля, а на входе D триггера 4-2-2 действует потенциал единицы, то по переднему фронту четвёртого входного импульса с шины 1 на выходе триггера 4-2-1 образуется потенциал нуля Q3=0, а на выходе триггера 4-2-2 образуется потенциал единицы Q4=1. С инверсного выхода триггера 4-2-2, потенциал которого равен нулю, через узел совпадения 3-2-1 блокируется нулевое состояние триггера 4-2-1, т.е. подтверждается Q3=0, а через узел совпадения 3-3-2, дешифратор единиц 5-2 и узлы совпадения 3-1-1 и 3-1-2, по входам триггеров 4-3-2, 4-1-1 и 4-1-2 блокированы эти триггеры в нулевом состоянии так, что подтверждается их состояние Q6=0, Q1=0 и Q2=0. В результате на выходах узла совпадения 3-3-1, дешифратора единиц 5-1 и узла совпадения 3-2-2 образуются единичные потенциалы, которые, по входам триггеров 4-2-2 и 4-3-1 разблокируют их для обеспечения их последующего срабатывания от действия тактовых импульсов. Таким образом, на выходах Q0, Q1, Q2, Q3, Q4, Q5, Q6 образован унитарный код 0000100, а все триггеры счётчика надёжно блокированы кроме триггеров 4-2-2 и 4-3-1, которые должны сработать в следующем такте.

По переднему фронту пятого входного импульса на шине 1 триггер 4-2-2 переходит в нулевое состояние, т.е. Q4=0, а прямой выход Q5 триггера 4-3-1 от его входа D=Q4=1 с задержкой занимает единичное состояние Q5=1 так, что на его инверсном выходе образуется нулевой потенциал. Образованный нулевой потенциал через узел совпадения 3-1-1, дешифратор единиц 5-3 и узлы совпадения 3-1-2, 3-2-1 и 3-2-2, по входам триггеров 4-1-1, 4-1-2, 4-2-1 и 4-2-2 блокирует эти триггеры в нулевом состоянии и подтверждает эти состояния Q2=0, Q3=0 и Q4=0, В результате на выходе, дешифратора единиц 5-1, узлах совпадения 3-3-1 и 3-3-2, действует единичный потенциал, который, разблокирует триггеры 4-3-1 и 4-3-2 по входам для обеспечения их последующего срабатывания от действия тактовых импульсов. Таким образом, на выходах Q0, Q1, Q2, Q3, Q4, Q5, Q6 образован унитарный код 0000010, а все триггеры счётчика надёжно блокированы кроме триггеров 4-3-1 и 4-3-2, которые должны сработать в следующем такте.

Поскольку на входе D триггера 4-3-1 действовал потенциал нуля, а на входе D триггера 4-3-2 действовал потенциал единицы, то по переднему фронту шестого входного импульса с шины 1 на выходе триггера 4-3-1 образуется потенциал нуля, а на выходе триггера 4-3-2 образуется потенциал единицы Q6=1. С инверсного выхода триггера 4-3-2, потенциал которого равен нулю, через узел совпадения 3-3-1, блокируется нулевое состояние триггера 4-3-1, т.е. Q5=0, а через дешифратор единиц 5-3 и узлы совпадения 3-1-2, 3-2-1 и 3-2-2 блокируются в нулевом состоянии триггеры 4-1-2, 4-2-1 и 4-2-2. Таким образом, на выходах Q0, Q1, Q2, Q3, Q4, Q5, Q6 образован унитарный код 0000001, а все триггеры счётчика надёжно блокированы кроме триггеров 4-3-2 и 4-1-1, которые могут сработать в следующем такте.

По переднему фронту седьмого входного импульса на шине 1 триггер 4-1-1 остаётся н нулевом состоянии, а триггер 4-3-2 переходит в нулевое состояние, т. е. Q6=0. Поскольку на инверсном выходе триггера 4-3-2 образуется единичный потенциал, то в результате на выходах дешифраторов единиц 5-1, 5-2 и 5-3 единичные потенциалы, которые, через соответствующие входы дешифратора единиц 6, образуют на его выходе единичный потенциал так, что Q0=1. Таким образом, на выходах Q0, Q1, Q2, Q3, Q4, Q5, Q6 образован исходный унитарный код 1000000, а счётчик готов к новому циклу работы.

Цикл работы триггеров от 4-1-1 до 4-3-2 счётчика повторяется от действия импульсов на входной шине 1, если на входе сброса 2 действует потенциал единицы. В этом случае шестиразрядный счётчик работает в режиме кольцевого счёта с модулем счёта равном семи, а образование двух и более единиц на выходах разрядов исключается. Разряды счётчика блокируются в нулевом состоянии на выходах Q1, Q2, Q3, Q4, Q5, Q6 соответствующих триггеров. В случае необходимости расширения модуля счёта более 7 и построения из групп новых колец счёта при условии не более трёх групп в кольце, вход сброса 2 используются для блокировки-разблокировки соответствующих групп. В случае необходимости дальнейшего расширения модуля счёта из трёхгрупповых колец, количество свободных входов узлов совпадения от 3-1-1 до 3-3-2 увеличивается ещё на один вход на каждом из указанных элементов, а также соответственно увеличивается количество необходимых входов сброса и требуется введение новых дешифраторов единиц образуемых колец. В этом случае количество образованных входов на узле совпадения 3-1-2, как и на узлах совпадения 3-2-2, 3-3-2 элементах И, должно равняться количеству образованных дешифраторов единиц в каждом кольце, а количество входов на каждом из узлов совпадения 3-1-1, 3-2-1, 3-3-1 на один вход больше.

В предлагаемом счётчике достигается исключение перерождения унитарного кода в любом случае воздействия помех. Исключение счётного режима работы первого разряда счётчика и перевод его в режим сдвига позволил повысить чёткость работы разряда, что обеспечивает надёжность, а снижение разрядности в группах до двух повышает соответственно быстродействие самовосстановления кода. Введённые связи работают на принципе блокировки, что исключает переход двух триггеров одновременно в единичное состояние, поэтому надёжность сохранения унитарного кода, исключающая его перерождение в другой код, выше, а время перехода при возможном сбое сокращено по сравнению с известными счётчиками.

Поскольку три двухразрядных счётных группы образуют самостоятельное счётное кольцо, то дешифратор единиц 6 и входы сброса 2 дают возможность синтезировать помехоустойчивые счётчики с самовосстановлением унитарного кода в более крупные счётные кольца. Последняя счётная группа в последнем из счётных колец должна быть не более двух разрядов для обеспечения необходимого модуля счёта. В связи с этим может быть построен счётчик с коэффициентом пересчёта 1 из N+1, где N - разрядность счётчика унитарного кода. Причём, в этом случае на вход D триггера 4-1-1 первого разряда первой группы первого кольца необходимо подавать сигнал с выхода дешифратора единиц всех колец или их более крупных колец, а на входы сброса предыдущего из колец необходимо подавать сигнал с дешифратора единиц кольца или более крупного кольца, выход которого в данном такте счёта должен блокировать триггеры этого предыдущего кольца. Модуль счёта кольцевого счётчика можно не только увеличивать за счёт увеличения крупности колец, но и в сторону уменьшения его коэффициента пересчёта.

В предлагаемом счётчике, благодаря совокупности групп из двух триггеров с обратными связями по цепям их установки в “0” достигается логика перезаписи каждого триггера в соответствии с таблицей1, что исключает перерождения унитарного одинарного кода в любом случае воздействия помех. Кроме того, повышение чёткости работы первого разряда счётчика обеспечивает надёжность, а снижение разрядности в группах до двух повышает соответственно быстродействие самовосстановления его разрядов. Введённые связи исключают переход двух триггеров одновременно в единичное состояние, поэтому надёжность сохранения унитарного единичного кода, исключающая его перерождение в другой код выше, а время перехода при возможном сбое сокращено по сравнению с известными счётчиками.

При синтезе счётчика его разрядность технологически практически не ограничена. Работоспособность вариантов счётчика с различными модулями счёта проверена программой моделирования “Proteus 7 ProfessioNal” на моделях синхронных D-триггеров типа 7474.IEC с входами асинхронной установки в начальное состояние. Для обеспечения соединений и защищающих воздействий на разрядные триггеры использовались наборы моделей элементов И типа 7411.IEC. Блокирующие обратные связи внутри двухразрядных групп и между группами восстанавливают унитарный одинарный код за минимальное время, обеспечивают помехозащищённость кольцевого счётчика. Решение технической задачи повышения надёжности помехозащищённого кольцевого счётчика и доведения быстродействия самовосстановления генерируемого унитарного одинарного кода до исключения его перерождения обеспечивают технико-экономические преимущества предлагаемого счётчика, демонстрируют эффективность предложенной логики перезаписи бинарной информации не только в триггеры, но и в последовательностные узлы, использующие такую логику.

Результативность логики перезаписи бинарной информации по предложенной таблицей 1 проверена не только схемотехническим синтезом кольцевых счётчиков на основе триггеров известных промышленности, но и была проверена путём программирования более оптимальных по логической структуре триггеров с новой логикой их функционирования. Результаты использования логики перезаписи бинарной информации по таблице 1 с применением избыточной структуры промышленных триггеров и синтезированных безысбыточных триггеров нового класса совпадают, а также подтверждаются путём программирования предложенной логики исполняемым файлом и представлены в таблице 2.

В таблице 2 обозначено:

Qt - состояние памяти до логического взаимодействия переменных D и C;

Qt+1 - состояние памяти после логического взаимодействия переменных D и C.

Таблица 2 Результаты использования логики синтезированных триггеров

.

Таким образом, результаты работы предлагаемой логики перезаписи бинарной информации полностью имитируют заданный словарь переходов триггера нового класса, который может быть синтезирован по таблице 1. Представленный способ организации памяти характерен как для триггеров, так и может быть применим для синтеза последовательностных узлов и устройств, которые построены на триггерах, и которые условно можно назвать императивно-нативными. В этих случаях время перезаписи кодовой информации зависит от уровня информации и может быть меньше времени полного цикла. При этом в триггерах наблюдается повышение быстродействия и исключение запрещённых состояний. На основе предложенного способа можно проектировать разнообразные компоненты ИВС: счётчики и регистры, обладающие свойством самовосстановления за 1 такт, узлы синхронизации, триггерные компараторы, узлы сравнения и прочие разнообразные компоненты всей номенклатуры электронной техники повышенной экономичности и производительности [1, 4, 5]. Работоспособность выявленной логики проверяется симулятором путём сравнения результатов теоретического и физического моделирования. Программа симулятора может моделировать логику переходов бинарных триггеров нового (императивно-нативного) класса и решает следующие задачи:

1) служит для проверки и тестирования теоретически синтезированных триггеров с целью установления правильности их функционирования;

2) изменяет сложившиеся представления в области логики перезаписи бинарной информации памяти цифровых автоматов и объясняет научный факт логических противоречий, которые ранее не находили своего научного объяснения;

3) служит доступным экспериментальным доказательством эффективности новой логики при синтезе узлов и устройств ИВС;

4) может использоваться для изучения закономерностей синтеза триггеров и последовательностных узлов в учебном процессе.

Технико-экономические преимущества предлагаемой логики состоят в том, что введённые блокировки позволяют предотвратить ошибки и обеспечить целостность информации за один такт путём самовосстановления кода. Предложенный принцип перезаписи бинарной информации и блокирующие логические связи обеспечивают быстродействие, самоконтроль и самокоррекцию возникающих ошибок кодирования измерительной информации в соответствии с избыточностью унитарного кодирования.

Заключение

Способ перезаписи бинарной информации апробирован на компьютере и позволяет решать компромиссы использования триггеров и более сложных последовательностных узлов и устройств ИВС. Исследованный предложенным способом кольцевой счётчик может быть полезен при управлении процессоров с жёсткой логикой для выработки сигналов операций и адресов с минимальным временем перезаписи информации без излишних вторичных преобразований. Проектирование узлов и устройств по условиям поставленной задачи легко автоматизируется программными средствами по сравнению с логикой Варшавского. В базисе логики переходов рассмотренный способ позволяет на 15-20% снизить количество логических переходов в триггерах по сравнению с избыточностью логики триггеров выпускаемых промышленностью. Количественные показатели и потенциальные характеристики синтезированных узлов и устройств позволяют без дополнительных усложнений обеспечить самокоррекцию ошибок, эффективность и производительность ИВК, которые недостижимы у существующих аналогов. Способ позволяет блокировать память триггеров, предупреждая её ложное срабатывание в зависимости от измеренного логического уровня, обеспечивает полноту информации за счёт полной корреляции разрядов с достоверностью унитарного кодирования по Хартли. Экспериментальное и теоретическое научно-методическое обоснование состоит в новом императивно-нативном принципе управления бинарной памятью и не требует нахождения кодовых расстояний для коррекции ошибок узлов и устройств ИВС по сравнению с их экстремальными, комбинированными и самосинхронными вариантами [1-5].

Литература

1. Крехов Е.В., Крехов И.В., Крехов В.Е. Кольцевой счётчик. РФ № 184013 H03K23/54, заяв. 22.05.2018, опубл. 11.10.2018.

2. Крехов В.Е., Крехов И.В., Крехов Е.В. Самовосстановление унитарного кода счётчиков коммутаторов и распределителей измерительных и вычислительных систем / Сб. науч. тр. V Международная НПК - "Академические Жуковские чтения", Воронеж, 2017. С.109-115.

3. Крехов В.Е., Крехов И.В., Крехов Е.В. Схемотехническое обеспечение достоверности функционирования недвоичных счётчиков измерительных систем // Метрология, 2017, №1. С.9-19.

4. Крехов Е.В., Крехов И.В. Оптимизация счётчиков // Измерительная техника, 2004, №1. С.59-61.

5. Крехов И.В., Крехов Е.В. Оптимизация регистров // Измерительная техника, 2004, №4. С.54-57.

References

1. Кrekhov Е.V., Кrekhov I.V., Кrekhov V.Е. Ring counter, RU No 184013 H03K23/54, stated. 22.05.2018, publ. 11.10.2018.

2. Кrekhov V.Е., Кrekhov I.V., Кrekhov E.V. Self-healing unitary code counters switches and distributors measuring and computing systems / Сб. науч. тр. V International NPC - "Academic Zhukov Readings", Voronezh, 2017. - Pp. 109-115

3. Кrekhov V.Е., Кrekhov I.V., Кrekhov E.V. / Circuit design of the reliability of non-binary counters of measuring systems / Метрология, 2017. No. 1. Pp. 9-19.

4. Кrekhov E.V., Кrekhov I.V. Counter optimization // Measuring equipment. 2004. No. 1. Pp. 59-61.

5. Кrekhov I.V., Кrekhov E.V. Register optimization // Measuring equipment. 2004.No. 4. Pp. 54-57.

Размещено на Allbest.ru