Рисунок 14 - Формирование ФА в реальном режиме:

2) Защищенный режим

Защищенный режим работы обеспечивает выполнение следующих функций: контроль несанкционированного доступа пользователей к данным, повреждения программ и данных из-за ошибок в программах; предотвращение намеренных попыток разрушить целостность системы и использования информации в памяти не в соответствии с ее функциональным назначением. В защищенном режиме адресуются 256 Мбайт с разделением на сегменты до 1 Мбайта с использованием защиты памяти. При этом каждая задача может запросить данные из другого сегмента посредством дальней адресации. Присвоение каждому сегменту некоторых атрибутов с информацией о нём позволяет переложить часть функций по контролю за доступом на аппаратуру процессора. Для реализации данного подхода введена специальная структура, называемая дескриптором сегмента. Формат дескриптора сегмента представлен на рисунке 15.

ПР работает в однозадачном режиме, значит для организации его работы потребуется одна глобальная таблица дескрипторов (GDT). Количество сегментов, т.е. размер таблицы дескрипторов, должно быть таким, чтобы можно было адресовать всю физическую память и составляет максимально 4k дескрипторов.

Адрес начала ТД и её размер определяются в регистре GDTR (рисунок 15). Так как БА ТД 20-разрядный то ТД должна располагаться в памяти по адресу кратному 256.

Рисунок 15 - Формат регистра GDTR:

- БА - базовый адрес таблицы дескрипторов;

- Предел - размер ТД в дескрипторах.

- DPL - уровень привилегий сегмента;

- C/D - сегмент кода (=1) или данных (=0);

- ED - направление расширения сегмента данных (ED=1 - сегмент стека);

- R/W - запрет чтения из сегмента кода или запрет записи в сегмент данных (R/W=0).

- Предел - размер сегмента в байтах;

- БА - базовый адрес сегмента;

- * - зарезервировано.

Физический адрес ФА формируется, как сумма 28-разрядной базы, которая хранится в дескрипторе (рисунок 16), и 20-разрядного эффективного адреса.

Формирование физического адреса в защищенном режиме на основе таблицы дескрипторов ТД с использованием теневых регистров для хранения дескрипторов активных сегментов показано на рисунке 16.

При формировании ФА адрес базы сегмента выбирается из теневого регистра.

При загрузке нового селектора в сегментный регистр, происходит поиск дескриптора по индексу в глобальной таблице дескрипторов.

Затем происходит проверка найденного дескриптора по доступу и размеру, и если доступ разрешен, дескриптор загружается в соответствующий теневой регистр.

В зависимости от обрабатываемых команд адрес программ и данных в памяти определяется путём сложения смещения в требуемом сегменте с соответствующим базовым адресом сегмента из теневых регистров.

Рисунок 16 - Схема преобразования ЛА в ФА:

Предварительный расчет быстродействия.

По техническому заданию быстродействие разрабатываемого процессора должно составлять 6 млн. оп./с. Следовательно время Т выполнения одной команды не должно превышать:

Т ? 1/(6*10⁶) > Т ? 166,7 нс

Для предварительной оценки быстродействия процессора можно воспользоваться формулой:

Tн = в *Tyy + б *Tзу + г *Tалу

Где в - среднее количество тактов УУ необходимое для выполнения команды без учета количества тактов на выборку из памяти самой команды и операнда задержки на АЛУ при вычислении операции и помещение результата в память;

Туу - длительность основного такта процессора (в УУ);

б - среднее количество обращений к ЗУ при выполнении команды;

Тзу - время выборки из ЗУ;

г - среднее количество тактов, необходимых на выполнение команды в АЛУ;

Талу - длительность одного такта работы АЛУ

Для того, чтобы было проще и точнее посчитать время, затрачиваемое ПР на выполнение одной команды, разделим весь цикл выполнения команды на логически завершенные стадии:

1) Выборка команды;

2) Дешифрация КОП;

3) Вычисление ЭА и ФА;

4) Выборка операндов;

5) Выполнение операции на операционном устройстве(ОУ);

6) Запись результата;

Выполнение каждого этапа не возможно без работы УУ, тогда получаем в = 6.

В таблице 19 представлены способы адресации и вероятности, с которыми они будут выполняться. Также в таблице 19 показано, осуществляет ли способ обращение к памяти.

Таблица 19 - Вероятности появления различных видов адресаций:

При выполнении команды обращение к памяти происходит на этапах выборки команды, выборки операндов в зависимости от вида адресации, записи результата также в зависимости от вида адресации. В таблице 19 представлено, в каких видах адресации происходит обращение к памяти и вероятность их появления. В зависимости от этого рассчитываем среднее количество обращений к памяти при выполнении команд:

=1+0,2+0,15+0,15+0,05+0,05+0,1=1,7

В таблице 20 представлены типы команд с приблизительными вероятностями появления в ходе работы ПР, а также среднее количество тактов, требуемое на выполнение команды соответствующего типа.

Короткие операции (30%) выполняются за два такта, а длинные (15%) (например, умножение и деление) примерно за 6. Логические (20%) операции также выполняются за один такт работы АЛУ.

Таблица 20 - Вероятности появления различных типов команд:

Рассчитываем среднее количество тактов работы АЛУ:

г=0,3*2+0,15*6+0,2*1+0,15*1+0,08*2+0,02*1= 2,03

Примем время работы устройства управления:

Туу=120 нс,

АЛУ - Талу=100 нс

ОП - Тзу=150 нс

По заданию и произведём расчёт времени выполнения одной команды:

Тн = 6*120+1,7*150+2,03*100 = 720+255+203 = 1178 нс > 166,7 нс

Полученное значение превышает допустимую норму, поэтому вводим элементы, ускоряющие работу процессора.

Вводим очередь команд (ОК), что позволит нам ускорить выборку команд. Среднее обращение к памяти с ОК будет составлять =0,7. ОК обладает собственным устройством управления, поэтому из цикла выполнения команды исключается этап выборки команды и в будет равно пяти. Таким образом, при такой структуре общее время:

Тн = 5*120+0,7*150+2,03*100 = 600+105+203 = 908 нс > 166,7 нс

Заданное быстродействие все еще не достигнуто, поэтому вводим КЭШ данных, что позволит уменьшить время задержки на ОП.

Примем вероятность попадания в КЭШ - 95%, а время доступа Ткэш =70 нс.

Рассчитываем время выполнения одной команды:

Тн=5*120+0,7*(0,95*70+0,05*150)+2,03*100=720+51,8+203=854,8нс>166,7 нс

Таким образом, можно сделать вывод о том, что классическая линейная структура работы процессора не удовлетворяет требованиям по быстродействию. В связи с этим было принято решение организации конвейера. Выбор количества ступеней конвейера обуславливается тем, во сколько раз следует ускорить линейный алгоритм работы.

Большое количество ступеней конвейера позволяет сократить время выполнения одной операции, но усложняет управление.

С учётом приведённых выше значений можно сделать вывод, что наиболее подходящим является вариант с 6 ступенями.

Время выполнения одной команды при этом будет примерно равно Тн = 854,8/6 = 142,47 нс. С учетом примерной погрешности 15% быстродействие составит 6,09 млн. операций в секунду, что удовлетворяет ТЗ.

Подробнее разработка ступеней будет рассмотрена ниже.

Таким образом, структурная схема ПР включает следующие устройства:

- операционное устройство (ОУ);

- шесть устройств управления работой ступеней(УУ1, УУ2, УУ3, УУ4, УУ5, УУ6);

- оперативное запоминающее устройство (ОЗУ);

- аппаратуру прерываний (АП);

- очередь команд (ОК);

- блоки формирования эффективного и физического адресов (БФЭА и БФФА);

- кэш-данных (КЭШД);

- буферные регистры для передачи данных между ступенями;

- математический сопроцессор (СоПР) для обработки данных с ПЗ;

- арбитр шины.

Разработка ступеней конвейера:

Для достижения заданного быстродействия командный цикл процессора был разделён на шесть ступеней, работающих параллельно. К аппаратуре первой ступени можно отнести:

- управляющее устройство первой ступени (УУ1), осуществляющее роль связующего звена между остальными блоками и выполняющего все действия в зависимости от содержимого регистра команд;

- очередь команд (ОК), позволяющая благодаря предвыборке команд из оперативной памяти и своей организации выбирать команды и содержащийся в команде операнд за один такт;

- набор регистров для хранения промежуточных данных;

Вторая ступень состоит из:

- управляющего устройства второй ступени (УУ2), этот блок осуществляет дешифрацию команд.

- блок дешифрации команд (БДК), осуществляет дешифрацию команд, признаков адресации и определяет другие параметры.

- набора регистров для хранения промежуточных данных.

Третья ступень состоит из:

- управляющего устройства второй ступени (УУ3), этот блок осуществляет формирование физического адреса.

- блок формирования физического адреса (БФФА), организующий вычисление эффективного адреса, а затем физического по исполнительному и защиту памяти;

- набора регистров для хранения промежуточных данных.

К четвертой ступени относятся:

- устройство управления третьей ступенью (УУ4), осуществляет выборку данных из кэш памяти;

- набор регистров для хранения промежуточных данных.

Пятая ступень состоит из:

- управляющего устройства четвёртой ступени (УУ5), этот блок осуществляет непосредственное выполнение команд, а также запись в РОН;

- операционное устройство (ОУ), осуществляет работу под управлением УУ3(работа с регистрами) и УУ5 (выполнение команды).

На шестой ступени осуществляется запись результата в кэш-память.

Недостатком конвейера является возникновение ситуаций ведущих к формированию неправильного адреса или неправильного операнда.

На примере это выглядит следующим образом:

- subax, 7

- mov [аx], 8

При обработке такой последовательности команд непосредственный операнд будет записан по неверному адресу, а точнее по адресу, который хранился до команды 1 в bx. Это происходит по из-за того, то в то время как на второй ступени формируется с использованием регистра bx исполнительный адрес команды 2, команда 1 в это время находится на третьей ступени, а присвоение регистру bx нового значения будет выполнено только на четвертой.

Для предотвращения таких ошибок необходимо создать транслятор исходного кода, который производит проверку команд на зависимость по данным или управлению и по возможности переставляет команды. Если же перестановка команд не возможна, то в исходный код вставляется команда NOP. Это не приведет к заметному снижению быстродействия, т.к. время прохождения команды NOP по конвейеру - 1 такт. Введение дополнительной аппаратуры, позволяющей определять такие ситуации, приведет к тем же простоям конвейера. Поэтому было решено возложить все функции по устранению зависимостей на транслятор.

При нарушении работы конвейера (команды передачи управления) команда на четвертой ступени выполняется до конца, а первые три ступени сбрасываются и начинают выборку и обработку новой команды.

Разработка операционного устройства:

Операционное устройство (ОУ) процессора предназначено для выполнения простых арифметических, логических операций, операций сдвига и сложных операций, таких как умножение и деление, на основе простых. ОУ выполняет действия с операндами, имеющими разрядность 8, 16, 32 или 64 бита.

В своем составе ОУ должно иметь два входных 64-разрядных регистра для операндов, устройство для выполнения требуемых операций и выходной 64-разрядный регистр для результата, а также внутренне УУ для выполнения длинных операций.

Основным элементом операционного устройства процессора являются микропроцессорные (МПС) секции типа КР1804ВС2 в количестве восьми микросхем.

ОУ процессора строится по типовой схеме включения. Для ускорения переноса между МПС вводятся схемы ускоренного переноса из микропроцессорного комплекта 1804 (КР1804ВР1 - 3 микросхемы). Для организации арифметических и логических сдвигов используется схема замыкания данных КР1804ВР2.

Так как вышеназванные секции обладают набором внутренних регистров, эти регистры будут использованы как вспомогательные при выполнении некоторых операций, то есть как программно недоступные (ПН) регистры.

Операнды подаются в ОУ с буферных регистров RgB0 и RgB1, входами для которых могут быть РОН, КЭШД, а также буферный регистр RgB2, хранящий непосредственный операнд. Кроме того, при выполнении операций умножения и деления ОУ использует данные, записываемые в его РЗУ. Пересылка данных в ОУ и непосредственно его работа осуществляется на пятой ступени конвейера. Результат выполнения операции помещается в выходном регистре RgDO, откуда затем может быть передан на МД1. Выходы генерируемых МПС ВР2 флагов поступают на входы регистра флагов процессора. Задержка на ОУ не должна превышать 100 нс.

Разработка структуры ОЗУ: По ТЗ объем ОЗУ равен 256 Мбайт, время доступа 150 нс. Для ускорения работы применен метод расслоения обращений. Устройство строится из 4-х модулей, ширина выборки из каждого модуля - 64 бита. Внутри каждый модуль организован из четырех модулей с шириной строки по 8 бит (используется для записи 8-битных операндов). Таким образом ширина выборки 256 бит или 32 байт. Объем каждого модуля ОП 64 Мбайт. Для всех модулей в ОЗУ имеется один общий 28-разрядный регистр адреса. Младший нулевой и первый разряды определяют номер 8-разрядного модуля внутри 64-разрядного. Следующие 2 разряда (2 и 3) определяют номер модуля внутри ОЗУ. Остальные 24 разрядов ФА определяют номер строки в модуле.

Работа с ОЗУ производится в следующих направлениях:

- заполнение очереди команд (256 бит);

- заполнение КЭШД (256 бит);

- запись в ОЗУ 8-и разрядных слов;

- запись в ОЗУ 16-х разрядных слов;

- запись в ОЗУ 32-х разрядных слов;

- запись в ОЗУ 64-х разрядных слов.

В первом случае должна быть организована передача всей строки из ОЗУ в ОК.

При заполнений КЭШД передача данных осуществляется так же по 256 бит. Следует отметить, что, так как в КЭШД будет использоваться сквозная запись, в памяти должен быть предусмотрен буфер для записи данных в то время, когда к памяти не обращается ни одно из устройств.

Разработка КЭШ данных:

Время доступа к ОЗУ по техническому заданию составляет 150 нс. При заданном быстродействии работы процессора 6 млн. оп/сек это составляет практически все время, отведённое на команду, что не допустимо и прежде всего говорит о необходимости введения кэш-памяти.

Кэш-память вместе с ОЗУ образуют иерархическую структуру доступа к данным и ее действие эквивалентно быстрому доступу к ОЗУ. Рекомендуемый объем кэш-памяти 1/1000 от объема ОЗУ, что составит 256 Кбайт. Кэш-память строится из четырех модулей на основе частично-ассоциативного распределения (ЧАР). Достоинствами данного метода распределения являются:

- сокращение числа промахов по сравнению с методом прямого распределения,

- высокое быстродействие - чтение за один такт, запись за два такта,

- также незначительные аппаратурные затраты (использование БИС памяти с произвольным доступом статического типа).

Модули образуют группу строк. Для выбора группы строк используется метод прямого распределения, а для выбора строки в группе - метод полностью ассоциативного распределения. Емкость строки - восемь 64-разрядных слов.

Таким образом, получаем четыре модуля емкостью 64 Кбайт по 128 строк. При ЧАР адрес разбивается на три части: старшая часть - тег - для сравнения с тегами из группы строк и выбора одной строки, средняя часть - индекс - для выбора группы строк и младшая часть - номер слова в строке. Таким образом, по индексу выбирается множество строк (группа), а по тегу - конкретная строка из этого множества. Ещё одно поле вводится для того, чтобы обратиться в соответствии с заданными форматами к 8, 16, 32 или полностью к 64 разрядам в 64-разрядном слове.

Обращение к массиву тегов и СОЗУ данных кэш-памяти происходит параллельно, поэтому, если требуемая строка присутствует в кэш-памяти, данные сразу же выдаются на МД.

Стратегия обновления ОЗУ - сквозная (прямая) запись с распределением WTWA. При такой стратегии, если адрес не принадлежит тегу (кэш-памяти), то и при чтении, и при записи нет необходимости удалять строку из кэш-памяти в ОЗУ, а сразу реализуется процедура замещения кэш-памяти по выбранной стратегии. Из ОП считывается строка и записывается в кэш-память на место строки, назначенной кандидатом на удаление, в память тегов записывается новый тег считанной строки. Таким образом, данный метод даёт выигрыш в быстродействии, так как не требуется выполнять процедуру удаления строки из кэш-памяти в ОЗУ (её копия всегда хранится там). Кроме того, выполнение командного цикла продолжается сразу после записи данных в кэш-память, не дожидаясь окончания цикла записи в ОП.

В качестве метода замещения кэш-памяти выбран метод, учитывающий активность строк - стратегия псевдо-LRU стека. Данный метод учитывает активность строк, использование кэш-памяти является наиболее эффективным в данном случае. Количество модулей кэш-памяти равняется четырем, поэтому реализация псевдо LRU-стека на основе автомата с жесткой логикой не обладает излишними аппаратурными затратами. При этом методе из кэш-памяти удаляется строка, которая дольше всех не использовалась, то есть при каждом обращении к строке ее номер заносится в стек, в результате удалению подлежит строка из наиболее глубокой позиции стека.

Если АTeg (кэш-памяти), то по одной из выбранных стратегий замещения определяется строка, подлежащая удалению из кэш-памяти в ОП, и выполняется процедура удаления (перезаписи) выбранной строки в ОП как при чтении, так и при записи, а затем реализуется процедура замещения кэш-памяти, т.е. из ОП считывается запрашиваемая строка и записывается в СОЗУ данных на место удаленной строки, а в память тегов - новый тег считанной строки. Затем требуемое слово записывается или считывается из кэш-памяти, т.к. теперь АTeg.

При конвейерном выполнении команд одновременно может потребоваться доступ к кэш-памяти со стороны нескольких ступеней, т.е. можно говорить о введении двухпортовой кэш-памяти. При этом аппаратурные затраты увеличиваются приблизительно вдвое, т.к. требуется введение двухпортовых памяти тегов, памяти LRUи бит достоверности, СОЗУ данных, а также дублирование основных узлов (схем сравнения, регистров тегов, и др.). Но, как сказано выше, чтение и запись выполняются за 1 такт, в то время как время выполнения команды на других стадиях составляет 2 и более такта. Следует также отметить, что вероятность такой ситуации составляет 30-40 %. Поэтому простои, связанные с конфликтом по доступу к кэш-памяти, не скажутся на ухудшении характеристики быстродействия. Более подробно это будет рассмотрено в следующем разделе. Поэтому введение двухпортовой кэш-памяти является необоснованным и в данном процессоре используется однопортовая кэш-память.

Рисунок:

Разработка очереди команд:

На первой ступени, на которой производится выборка команды, вводится очередь команд (ОК) для увеличения быстродействия.

ОК представляет собой буфер FIFO, в который выбираются команды из памяти перед выполнением. Для безостановочной работы ОК необходим объём в 2 раза превышающий ширину выборки, поэтому ОК состоит из 16 16-разрядных слов или 512 бит. Функциональная схема ОК приведена на рисунке. На схеме: CTWR - счётчик записи, указывает на первое свободное слово; CTRD - счётчик чтения, указывает на следующую команду; CT в паре с DC2- счётчик выбора внутреннего 16-и разрядного регистра (RG0-RG15); DC1 - 4-х входовой дешифратор, работает в паре со счётчиком CTWR и выбирает слово, в которое будет записываться следующее данное из пакета; БФИ - блок формирования импульсов, формирует последовательно в течение такта три сигнала инкрементирования счетчика СТ и записи в выходные регистры. ОК содержит 16 шестнадцатиразрядных регистров, разбитых на пары по 4 байта. Для разных целей можно выбрать ...