Проектирование универсального процессора

Теоретически существует возможность обмена процессора с ВУ через общую оперативную память при помощи контроллера прямого доступа к памяти. Контроллер ПДП может быть подключен к общей шине данных и координировать свои действия с арбитром шины (АШ).

Разработка арбитра шины:

Данный блок предназначен для арбитража МД, к которой подключены очередь команд, ОП, КЭШ. Так как МД является для всех этих устройств общим ресурсом, то для ее использования необходимо сначала получить разрешение на захват шины от арбитра шины. Устройства формируют сигналы запроса, которые поступают на вход арбитра шины. Арбитр шины с помощью схемы приоритетов выделяет самый приоритетный из сигналов и выдает в самое приоритетное устройство ответный сигнал на подтверждение захвата. ОК имеет наивысший приоритет, по сравнению с КЭШ. Когда шина занята, арбитр не разрешает захватывать шину другим устройствам, до момента её освобождения.

3. Разработка функциональных схем отдельных устройств

Разработка аппаратуры прерываний:

Для связи проектируемого процессора с внешними устройствами, добавляется одной из важнейших функций процессора. Основа этой функции - это аппаратура прерываний (АП).

Структурная схема АП приведена в приложении Г.

АП может быть выполнена на основе блока векторных приоритетных прерываний (БВПП) К1804ВН1.

БВПП фиксирует запросы на прерывание, и если прерывания не запрещены (не замаскированы), и нет прерываний с более высоким приоритетом, то вырабатывается сигнал ~RQINR (INT), а на вход БФФА выдается вектор номера прерывания IntV. В БФФА и происходит дальнейшее вычисление адреса таблицы прерываний, по этому адресу считывается адрес ППОП, и затем выполняется переход на ППОП.

Для реализации контроля глубины вложенности прерывания (8 по ТЗ) ставится 3-разрядный счетчик, который изначально находится в состоянии -1, при переходе с «8» на «0» с выдачей сигнала переноса, запрещает дальнейшую вложенность.

Для реализации самой вложенности, необходимо сохранять содержимое регистра состояния RS перед обработкой каждого прерывания и восстанавливать его по окончанию обработки.

Поскольку по ТЗ количество прерывания (маскируемых и немаскируемых) равно 28, а одна микросхема БВАП К1804ВН1 обрабатывает до 8 прерываний, следовательно, требуется взять 4 микросхемы. БИС подключаются каскадно с последовательным переносом: выходной сигнал “Параллельный запрет” DEP БИС БВПП с высшим приоритетом используется для формирования старшего разряда номера вектора. При использовании трех БИС ВН1 выходы DEP всех БИС необходимо подавать на шифратор для преобразования унарного кода номера БИС БВПП, выставившей сигнал приоритетного запроса ~RQINR, в двоичный код (старшие разряды номера вектора или адреса ПА).

Всего в аппаратуре прерываний может быть обработано 24 маскируемых аппаратных прерываний и 4 немаскируемых прерывания, одно из которых поступает с блока БФФА и возникает в случае возникновения ошибки защиты памяти, а второе с ОУ, появляющееся при возникновении ошибки в слове состояния PSW. Приоритет прерываний возрастает с увеличением номера прерывания, т.е. запрос на прерывание с номером ноль имеет низший приоритет, а запрос на прерывание с номером 27 - высший приоритет. Причем четыре немаскируемых прерывания имеют высшие приоритеты (27, 26, 25 и 24) и обрабатывается вне очереди.

Регистр RGIDT содержит базовый адрес таблицы прерываний, таким образом, формирование адреса дескриптора в таблице прерываний происходит автоматически. Сформированный адрес подаётся на магистраль адреса.

На каждый дескриптор в таблице IDT отведено по 4 байта.

Управление работой АП производится из регистра микрокоманд (РМК) УУ, для чего в формат микрокоманды введены поля: одноразрядное ~EINS и 4-разрядное поле кода микрокоманды INS.

Двунаправленные шины маски МК7- МК0 и регистра состояний SA2 - SA0 соединены с МД процессора, что позволяет производить загрузку по МД в RM и RS данных либо из ОУ, либо ОЗУ, а также считывать состояние RM и RS в процессор с помощью соответствующих команд процессора. Регистр состояний определяет самый низкий приоритет, при котором обработка запроса будет разрешена.

Разработка структуры устройства управления и выбор формата микрокоманд.

Устройство управления (УУ) организует автоматическое выполнение программ и функционирование вычислительной машины как единой системы. Между внутренними блоками процессора происходит пересылка информации, подвергающаяся в каждом блоке определенным видам обработки. Пересылка информации между любыми элементами ЭВМ инициируется сигналом управления, т.е. управление вычислительным процессом сводится к выдаче нужного набора сигналов управления в нужной временной последовательности.

Рисунок:

Основной функцией устройства управления является формирование управляющих сигналов, отвечающих за извлечение команд из памяти в порядке, определяемом программой, и последующее исполнение этих команд.

Помимо этого устройство управления должно формировать сигналы управления для синхронизации и координации внутренних и внешних устройств ЭВМ.

На практике используются два основных подхода к построению УУ. Первый подход основан на формальном синтезе управляющего автомата, использующем теорию конечных автоматов. Устройство в этом случае обычно называется устройством управления с "жесткой" логикой, хотя при его реализации могут быть использованы программируемые логические матрицы или ПЗУ.

Второй подход ориентируется на микропрограммные автоматы, при разработке которых используются идеи программирования (микропрограммирования).

Получаемые при таком подходе устройства имеют название устройств управления с "программируемой" логикой.

Наиболее большой интерес при проектировании процессора представляют устройства управления с "программируемой" логикой. Основу УУ с "программируемой" логикой составляет блок памяти (БПМ) в котором в закодированном виде хранятся микропрограммы операций, выполняемых в ОУ. Коды микрокоманд (МК) считываются из БПМ в регистр микрокоманд (РМК) и обеспечивают подачу необходимых сигналов микроопераций на управляющие входы устройств, управляемых данным устройством управления. Адрес очередной считываемой микрокоманды формируется в регистре адреса (РА) блока памяти. Коды микрокоманд размещаются в блоке памяти в порядке их выполнения.

Структурная схема устройства управления приведена на рисунке.

Рисунок - Структурная схема устройства управления:

В состав устройства управления входят следующие блоки:

- преобразователь начального адреса (ПНА), преобразующий код операции в начальный адрес соответствующей микропрограммы;

- блок управления последовательностью микрокоманд (БУП МК);

- мультиплексор кода условий, с помощью которого проверяемое логическое условие выбирается из множества логических условий, используемых в микропрограммах.

- инвертор кода условия, обеспечивающий инверсию значения проверяемого условия;

- блок памяти микропрограмм (БПм МП);

- регистр микрокоманд (RG мк).

Формат микрокоманд выбран в соответствии с выбранным аналогом БИС КР1804ВУ4 и представлен на рисунке 20.

Рисунок 20- Формат адресно-управляющей части микрокоманды:

Поля формата имеют следующее назначение:

- D11-D0 - адрес МК;

- I3-I0 - код микроинструкции, выполняемой в БУПМ;

- А - поле кода логического условия;

- ~CCE - сигнал, определяющий безусловный переход на следующую микроинструкцию;

- U - управление инвертором кода условий;

- C0 - управление счётчиком микрокоманд;

- ~RLD - управление счётчиком циклов;

- ~OE - высокий уровень запрещает выдачу адреса следующей МК из БУПМ в ПЗУ.

Для достижения заданного быстродействия в данном курсовом проекте командный цикл процессора был разделён на 6 ступеней, работой каждой из которых управляет своё устройство. Таким образом, УУ представляет собой шесть параллельно работающих УУ, связанных между собой осведомительными сигналами.

Выбор логики для данных УУ осуществлялся на основе граф-схем алгоритмов (ГСА) работы каждой ступени, т.е. выполняемых ими функций. УУ четвертой и шестой ступеней выполняет только чтение из КЭШД или запись в КЭШД, причём все выполняемые функции не критичны ко времени такта, следовательно, данные УУ возможно разработать на основе жёсткой логики. Устройства управления первой, второй и третьей ступеней одновременно производят проверку множества условий, в то время как количество управляющих сигналов и состояний УУ невелико. Построение УУ1, УУ2, УУ3 на хранимой логике приведет к увеличению времени выполнения команды на данных ступенях, что недопустимо, поэтому данные УУ построены также на жесткой логике. Так как УУ пятой ступени выполняет множество операций, в том числе длинных и сложных, а время задержки сигнала на ОУ велико, то было решено ввести УУ с программируемой логикой. Для увеличения быстродействия данной ступени вводится конвейерный регистр микрокоманд.

Управление работой пятой ступени осуществляется на основе блока микропрограммного управления, который имеет классическую структуру и включает блок управления последовательностью микрокоманд (БУПМ) на основе КР1804ВУ4, ПЗУ микропрограмм, регистр микрокоманд RgMK, мультиплексор и инвертор кода условий.

Использование РМК в качестве конвейерного регистра дает возможность во время выдачи внешних управляющих сигналов сформировать в БУПМ адрес следующей микрокоманды и считать ее из блока памяти микропрограмм, что позволяет УУ и ОУ работать параллельно. Это повышает быстродействие и практически не увеличивает размер микропрограммы командного цикла.

Разработка функциональной схемы устройства управления пятой ступени конвейера.

УУ управляет ходом вычислений в соответствии с осведомительными сигналами, поступающими от других устройств. То есть для выбора конкретной ветви алгоритма устройство управления должно иметь информацию о следующих сигналах:

1. признак переноса на выходе ОУ

2. признак знака на выходе ОУ

3. признак переполнения на выходе ОУ

4. признак нулевого результата на выходе ОУ

5. селектор выбора РОН

6. сигнал чтения РОН

7. сигнал записи РОН

8. сигнал готовности КЭШ

9. сигнал запроса к КЭШ

10. сигнал отключения КЭШ от ША

11. сигнал чтения ФА с RgA

Таким образом, мультиплексор кода условий должен быть 11-плечевым, причем каждое плечо этого мультиплексора должно быть одноразрядным. Исходя из количества анализируемых устройством управления условий очевидно, что поле А регистра микрокоманд должно быть четырех разрядным. Мультиплексор кода условий представлен на рисунке.

Рисунок - Функциональная схема мультиплексора кода условий:

Цикл работы устройства управления состоит из трех шагов: формирования в БУМП адреса микрокоманды, считывания микрокоманды из блока памяти микропрограмм и выдачи внешних управляющих сигналов.

При разработке функциональной схемы УУ необходимо определиться с форматом микрокоманды, для чего нужно разработать структуру адресной и операционной частей микрокоманды. Определим формат операционной части. В операционной части МК в закодированном виде содержится информация о том, какие сигналы управления должны быть сформированы в процессе выполнения текущей МК. Способ кодирования микроопераций во многом определяет сложность аппаратурных средств устройства управления и его скоростные характеристики. Рассмотрим три способа кодирования операционной части МК:

- горизонтальное кодирование - под каждый сигнал управления в операционной части МК выделен один разряд. Это позволяет в рамках одной МК формировать любые сочетания управляющих сигналов, что обеспечивает максимальный параллелизм выполнения микроопераций. Кроме того, отсутствует необходимость в декодировании МО, и выходы регистра МК могут быть непосредственно подключены к соответствующим управляемым точкам. У данного метода есть существенный недостаток - большие затраты на хранение операционной части МК, причём эффективность использования памяти микропрограмм получается низкой, так как при большом числе МО в каждой отдельной МК реализуется лишь одна или несколько из них, то есть подавляющая часть разрядов операционной части МК содержит нули.

- вертикальное кодирование - каждой МО присваивается определённый код, например, её порядковый номер в полном списке возможных МО. Этот код и заносится в операционную часть МК. Операционная часть МК имеет минимальную длину, определяемую как двоичный логарифм от числа управляющих сигналов (МО). При данном способе возникает необходимость в дешифраторе, который должен преобразовать код МО в соответствующий сигнал управления, инициирующий только одну МК, за счёт чего увеличивается длина МП и время её реализации.

- смешанное кодирование (горизонтально - вертикальное) - здесь все сигналы управления разбиваются на группы. В каждую группу включаются взаимно несовместимые сигналы управления, то есть управляющие сигналы, которые никогда не встречаются вместе в одной МК. При этом сигналы, обычно формируемые в одном и том же такте, оказываются в разных группах. Внутри каждой группы сигналы управления кодируются вертикальным способом, а группы горизонтальным способом. Каждой группе выделяется отдельное поле в операционной части МК. После анализа способов кодирования операционной части МК принято решение использовать смешанное кодирование. Таким образом, операционная часть МК делиться на поля, число которых определяется числом, одновременно выполняемых МО, микрооперации распределяются по полям. Далее приведены форматы отдельных полей операционной части микрокоманды.

Рисунок - Фрагмент формата операционной части микрокоманды:

На рисунке приведены следующие обозначения:

- МИ - поле выполняемых АЛУ микроинструкций

- РЗУ А и РЗУ В - адреса портов РОН

- С0 - перенос в АЛУ

- ^OE - разрешение выходов АЛУ

- PQ - старший и младший выводы сдвига регистра результата RgQ

- PF - старший и младший выводы сдвига результата АЛУ

- WE - разрешение записи в РОН

- IEN - разрешение микрокоманды

- OEB - разрешение выходов данных по порту B

- OEA - разрешение выходов данных по порту А

Рисунок - Фрагмент формата операционной части микрокоманды:

На рисунке приведены следующие обозначения:

- ^CS, ^w/r, ^EA - управление режимом работы КЭШ

- +1 - увеличение содержимого счетчика

- ^OE - разрешение выдачи данных

- W/R - запись/чтение счетчика

Рисунок - Фрагмент формата операционной части микрокоманды:

На рисунке приведены следующие обозначения:

- Flags - выбор флага, с которым будет производиться операция

- W/R - чтение либо запись флага

- Error - разрешение проведения операций с регистром ошибок

Так как в качестве блока управления последовательностью микрокоманд была выбрана БИС КР1804ВУ4, формат адресной части микрокоманды определён и представлен на рисунке.

Рисунок - Формат адресно-управляющей части микрокоманды:

На рисунке введены следующие обозначения:

- D11-D0 - адрес;

- I3-I0 - код микроинструкции, выполняемой в БУПМ, при этом все выполняемые микроинструкции приведены в описании микропроцессорного комплекта;

- A - поле кода логического условия, его разрядность зависит от количества условий;

- ~CCE - наличие высокого уровня приводит к безусловному выполнению МИ;

- U - сигнал для управления инвертором кода условий;

- C0 - управление счётчиком микрокоманд;

- ~RLD - управление счётчиком циклов;

- ~OE - управление выходом Y БУПМ.

Рисунок - Функциональная схема УУ:

4. Расчетная часть

4.1 Расчёт быстродействия

Быстродействие - это величина, обратная среднему времени выполнения команды. Быстродействие рассчитывается по формуле (2):

V = 1 / T_K (2)

Существуют разные подходы к определению среднего времени выполнения команд. Для процессора с классической структурой время выполнения команды вычисляется по формуле (3). Для процессора с конвейеризацией команд среднее время выполнения команды определяется как максимальное время выполнения среди ступеней конвейера.

T_K = max {Т_ст1,Т_ст2,Т_ст3, Т_ст4} (3)

Где Т_ст1-Т_ст4 - время выполнения каждой ступени конвейера.

Время выполнения каждой ступени (или всей команды в целом) вычисляется из соотношения:

T = M * t (4)

Где M - среднее число тактов, требуемое для выполнения операции;

t - длительность тактового периода.

Из формулы (4) вытекает следствие, что определяющим для расчёта быстродействия является выбор длительности тактового периода и последующий расчёт среднего количества тактов на выполнение команды (или ступени конвейера).

Для определения времени такта существует несколько подходов:

- вычисляется среднее время задержки на операционном и управляющем устройствах каждой ступени конвейера, за время такта берётся максимальное из них;

- вычисляется среднее значение времени такта для всех устройств, Это значение становится тактом процессора, а тактирование устройств осуществляется раздельно с помощью делителей и умножителей частоты.

Первый подход имеет существенный недостаток - передача данных по шинам (даже по внутренним) происходит в течении такта. При этом на чтение в источнике, передачу и сохранение данных в приёмнике требуется значительно меньше времени, чем, например, на работу АЛУ. В итоге получается, что во время такта передачи происходит простой устройств.

Второй подход свободен от этого недостатка, однако усложняет расчёт времени такта из-за условия его кратности задержкам на устройствах устройств и обеспечения устойчивости пересылки данных по внутренним магистралям процессора. Тем не менее данный подход получил широкое применение в современных быстродействующих устройствах, он будет использоваться при расчёте времени такта в данной работе.

Рассчитаем быстродействие отдельных устройств процессора, непосредственно влияющих на выполнение ступеней конвейера:

- быстродействие ОЗУ известно и равно 150 нс;

- быстродействие КЭШ при попадании должно составлять 70 нс;

- быстродействие РОН при чтении складывается из задержки на дешифраторе (10 нс), задержки на мультиплексоре(8 нс), задержки на время перевода РОН из третьего состояния (10 нс) и задержки при записи данных в выходной регистр блока (12 нс), что составляет 40 нс;

- быстродействие ОК при чтении складывается из задержки при дешифрации значения счётчика чтения (20 нс), задержки на время перевода регистров ОК из третьего состояния (10 нс), и задержки при записи данных в выходной регистр блока (12 нс), что составляет 42 нс;

- быстродействие БФЭА определяется порядком прохождения данных по узлам блока (рисунок 3.2), состоящих из регистров (12 нс), комбинационных схем (5 нс), сумматора (33 нс), мультиплексора (8 нс), что составляет 58 нс;

- быстродействие БФФА определяется порядком прохождения данных по узлам блока (рисунок 3.3), состоящих из регистров (12 нс), сумматора (33 нс), мультиплексора (8 нс), что составляет 53 нс;

- быстродействие ОУ должно составлять 100 нс;

- быстродействие УУ1 - УУ3, УУ5 - УУ6 как устройств, построенных на «жёсткой» логике, должно составлять в пределе 40 нс (задержка на трёх слоях логических элементов, счётчике и дешифраторе);

- быстродействие УУ4 как устройства, построенного на хранимой логике, складывается из задержки на мультиплексоре кода условий (8 нс), инверторе кода условий (8 нс), блоке управления памятью микропрограмм (55 нс), ПЗУ (35 нс) и регистре микрокоманд (РМК) (12 нс), что составляет 118 нс. Таким образом, наименьшее время работы отдельных блоков процессора составляет 40 нс (РОН), наибольшее - 180 нс (ОЗУ).

Далее рассмотрим условие надёжной пересылки данных по внутренним магистралям процессора. При этом обычно выбирается вариант пересылки данных из РОН, поскольку для данного блока чтение и пересылка должны осуществляться за один такт. Для всех остальных устройств (например, ОК), чтение и пересылка данных относятся к разным тактам.

Таким образом, чтение из РОН составляет 40 нс, время фиксации данных в буферном регистре блока-приёмника составляет 12 нс. Общее время будет равно 52 нс. При этом на пересылку данных вполне достаточно 8 нс. Общее время пересылки будет составлять 60 нс. Данное время превышает или кратно времени работы основных устройств процессора, а потому может быть принято в качестве длительности тактового импульса.

Итак, время такта устройства составляет 60 нс, а тактовая частота 16,7 Мгц. На четвертой ступени тактирование будет осуществляться тактом УУ4 (два такта процессора); на первой - тактом УУ1 (один такт процессора); на второй ступени - тактом УУ2 (один такта процессора); на третьей ступени - тактом УУ3 (один такт процессора); на пятой ступени - тактом УУ5 (один такт процессора); на шестой ступени - тактом УУ6 (один такт процессора). Для осуществления тактирования отдельных устройств можно использовать делители и умножители частоты, построенные на логических схемах и счётных триггерах.

Например, блоки формирования ЭА и ФА работают 1 такт, АЛУ - 2 такта, работа с памятью осуществляется за 3 такта.

Далее рассчитаем среднее количество тактов (с учётом вероятностей), которое тратится на выполнение каждой ступени конвейера.

Расчёты выполняются в соответствии с данными, приведёнными в таблицах ниже.

Таблица 14 - Вероятности видов адресации:

№	Способ адресации	Вероятности
1	Непосредственная	0,05
2	Регистровая	0,40
3	Косвенная регистровая	0,20
4	Прямая	0,10
5	Индексная	0,05
6	Базово-индексная автоинкрементная	0,15
7	Базово-индексная автодекрементная	0,15
8	Косвенная регистровая	0,20

Таблица 15 - Вероятности форматов команд:

№	Формат команды	Вероятность
1	Арифметико-логические	Короткие	0.30
		Длинные	0.15
2	Передачи управления		0.08
3	Логические		0.20
4	Пересылки		0.15
5	Остальные		0.20

Среднее число тактов работы первой ступени T_СТ1=2=120 нс (время выборки из ОК с учетом вероятность p=0,01 возникновения прерывания, работа УУ1).

Среднее число тактов работы второй ступени T_СТ2=1=60 нс (время работы дешифратора и УУ2).

Среднее число тактов работы третьей ступени Т_СТ2=2=120 нс (время работы БФЭА, БФФА и УУ3).

Среднее число тактов работы четвертой ступени рассчитывается по формуле (5):

T_СТ3=1+(1-Pбезадр)*(Ррег+Рно+Рпам+Р2адр) (5)

Где Рбезадр - вероятность появления безадресной команды (0,3);

Ррег - вероятность появления регистровой адресации (0,40);

Рпам - вероятность появления непосредственной адресации (0,05);

Рпам - вероятность обращений к памяти (0,55);

Р2адр - вероятность появления двухадресной команды (0,4);

Таким образом, по формуле (5):

T_СТ3=1+0,7*(0,40+0,05+0,55(3*0,95+4*0,05)+0,4) = 2,77 такта = 166,2 нс.

Среднее число тактов работы пятой ступени рассчитывается по формуле:

T_СТ5=1+Pcall+(Pcall+Pjx)+ Рало*4+Рзс, (6)

Рcall - вероятность появления пересылки (0,15);

Рjx - вероятность появления перехода (0,08);

Рало - вероятность появления арифметико-логической операции (0,50);

Рзс - вероятность загрузки селектора (0,01).

Таким образом, по формуле (6)

Т_СТ4=1+0,15+(0,15+0,08)+0,5*4+0,01=1,59 такта = 95,4

Среднее число тактов работы шестой ступени рассчитывается по формуле:

T_СТ6=1+Ррег+Рпам, (6)

Где Ррег - вероятность направления результата в регистр (0,45);

Р_ПАМ - вероятность направления результата в память (0,55)

Таким образом, по формуле (6) T_СТ4= 2 такта = 120 нс.

По формулам (3) и (4) время выполнения команды T_K=T_СТ3= 166,2 нс

По формуле (2) производительность V = 6,1 млн. оп/сек (погрешность с заданным по ТЗ составляет 1,7%).

4.2 Расчёт надёжности аппаратуры процессора

Расчет надежности выполняется по формуле:

Где N - количество элементов,

л - интенсивность отказа,

R - нагрузка,

Элемент	К-во (N)	Инт. отказа (л*10-6)	Нагрузка (R)	L=N* л +R*N* л
БИС	19	0,15	0,5	4,275
СБИС	5	0,20	0,5	1,5
Конд. керамический	24	0,02	0,5	0,72
Конд. электролитич.	1	0,04	0,5	0,06
Проводник	1000	0,001	1	2
Разъем	43	0,1	1	8,6
Пайка	432	0,001	1	0,864
Итого				18,019

kn- коэффициент нагрузки (kn=11 для конденсаторов; kn=3 для Кс, ОЗУ, ЭП, ПЗУ; kn=2 для проводников, паек, разъема.)

Расчёт надёжности РОН:

1) Суммарная интенсивность на отказ L = 18,019*10^-6 1/час.

2) Среднее время наработки на отказ составляет:

То = 55497 часов

3) Вероятность безотказной работы за 1000 часов:

Где t = 1000 часов

P(1000) = 0,982

Расчет надежности УУ1 приведен в таблице.

Таблица - Расчёт надёжности УУ1:

Элемент	К-во (N)	Инт. отказа (л*10-6)	Нагрузка (R)	L=N* л +R*N* л
СБИС	1	0,20	0,5	0,3
БИС	7	0,15	0,5	1,575
Конд. керамический	8	0,02	0,5	0,24
Конд. электролитич.	1	0,04	0,5	0,06
Проводник	1000	0,001	1	2
Разъем	43	0,1	1	8,6
Пайка	149	0,001	1	0,298
Итого				13,073

1) Суммарная интенсивность на отказ L = 13,073*10-6 1/час.

2) Среднее время наработки на отказ составляет:

Tо = 1 / L

То = 76493,5 часов

3) Вероятность безотказной работы за год:

P(t) = exp(-L * t)

Где t = 1000 часов

P(1000) = 0,987

4.3 Расчет потребляемой мощности процессора

Приблизительный расчет потребляемой мощности УУ приведен в таблице.

Таблица - Расчет потребляемой мощности УУ:

Микросхема	Кол-во, (шт)	Iпотр.1 шт, (мА)	Iпотр, (мА)
КР1804ВУ4	1	344	344
КР1522ИД3	1	15	15
КР1533ЛИ1	4	6,2	24,8
КР1533ЛЛ1	3	4,1	12,3
КР1533ЛП5	1	5,9	5,9
КР1610РЕ1	6	45	270
КР1533ИР13	6	40	240
ИТОГО:	22		912

Потребляемый ток Iпотр=0,912 А. Потребляемая мощность:

процессор формат память

Pпотр = Iпотр * Uпит = 0,912 А * 5B=4,56 Вт

Приблизительный расчёт потребляемой мощности РОН в таблице.

Таблица - Расчёт потребляемой мощности РОН:

Микросхема	Кол-во, (шт)	Iпотр.1 шт, (мА)	Iпотр., (мА)
КР1804ВН1	4	305	1220
КР1533ИР13	12	40	480
КР555ИМ6	7	39	273
КР1533ИЕ7	1	22	22
КР1533ЛИ10	1	7	7
КР1533ИД11	2	140	280
Итого:	27		2282

Потребляемый ток Iпот = 2,282 А,

Потребляемая мощность:

Pпот = Iпотр* Uпит = 2,282 А * 5В=11,41Вт.

Структура процессора:

Рисунок:

Размещено на Allbest.ru

...