Методика проектирования ПЛИС в САПР Active-HDL

Размещено на http://www.allbest.ru/

Содержание

Введение

1. Общая характеристика программируемой логики

1.1 Области применения и основные производители ПЛИС

1.2 FPGA-технология

1.3 CPLD-технология

2. Аналитический обзор современных САПР

2.1 Elanix SystemView

2.2 Xilinx Foundation Series

2.3 Advanced Design System

2.4 Altera MAX+plus II

3. Методика проектирования ПЛИС в САПР Active-HDL

3.1 Процедура проектирования ПЛИС в САПР Active-HDL

3.2 Маршрут проектирования ПЛИС в САПР Active-HDL

3.3 Обзор и принципы работы основных групп инструментов и редакторов САПР Active-HDL

3.3.1 Обзор элементов и групп элементной среды Active-HDL

3.3.2 Иерархии групп и инструментов на основании маршрута проектирования ПЛИС в САПР Active-HDL

3.3.3 Принципы и основы работы с основными группами инструментов системы Active-HDL

3.3.3.1 Группа инструментов Control Tools

3.3.3.1.1 Design Wizard(Мастер проекта)

3.3.3.1.2 Design Browser(Браузер проекта)

3.3.3.1.3 Workspace/design Explorer (проводник рабочего пространства/проекта)

3.3.3.1.4 Design menu

3.3.3.1.5 Library manager

3.3.3.1.6 Console

3.3.3.1.7 Файлы с макрокомандами

3.3.3.2 Группа инструментов Design Entry Tools

3.3.3.2.1 HDE(Редактор HDL)

3.3.3.2.2 FSM(Редактор конечных автоматов)

3.3.3.2.3 BDE(Редактор блок-схем)

3.3.3.3 Группа инструментов Watch/Debugging tools

3.3.3.3.1 Syntax Checking

3.3.3.3.2 Code Tracing

3.3.3.3.3 State Machine Code Debugging

3.3.3.3.4 Break Points

3.3.3.3.5 Инструменты просмотра результатов моделирования

3.3.3.4 Simulation Kernel(Моделирование)

3.3.3.4.1 Stimulators

3.3.3.4.2 Waveform Editor

3.3.3.4.3 Simulations macros

3.3.3.4.4 VDHL testbench

3.3.3.4.5 Использование стимуляторов

3.3.3.4.6 VHDL Testbench (Испытательный стенд VHDL)

3.3.3.4.7 Мастер VHDL Test Bench Wizard (Испытательного стенда VHDL)

Заключение

Список литературы

Приложение

Введение

Стремительное развитие цифровой техники и широкое ее внедрение почти во все сферы жизнедеятельности человека обусловили возникновение потребностей в значительной интенсификации процессов проектирования электронных устройств, что, в свою очередь, повлекло к активному поиску новых, более эффективных подходов к разработке средств проектирования, в частности к разработки систем автоматизированного проектирования (САПР) и моделирования.

Одним из перспективных путей этого направления является синтез цифровых устройств на основе функциональных моделей, суть которого заключается в автоматизированном формировании логической структуры устройства на основе его желательного поведения, которое описывается специалистом-разработчиком с помощью специального языка программирования - HDL (Hardware Description Language - язык описания оборудования и аппаратного обеспечения). Наиболее известными среди языков класса HDL стали ABEL, Verilog и VHDL.

ABEL (Advanced Boolean Equation Language - расширенный язык логических уравнений) является промышленным стандартом, который разработан Data I/O Corp. для программируемых логических устройств. ABEL может применяться для описания поведения систем (с помощью С-подобных операторов) в разных формах на основе: логических уравнений, таблиц истинности, диаграмм состояний.

По сравнению с ABEL языки VHDL и Verilog являются более сложными и, соответственно, более мощными и более пригодными для описания больших систем. Они практически схожи по своим техническими возможностями. В Европе и в Соединенных Штатах Америки шире применяется VHDL, а в странах Азии - Verilog. При разработке VHDL за основу был взят известный язык высокого уровня Ada, который специалисты относят к наиболее мощным и продуманно спроектированным языкам. Из языка Ada разработчиками VHDL был заимствован синтаксис и основные структуры.

Широкое распространение языки HDL получили в результате развития соответствующей аппаратной базы - интегральных микросхем (ИМС) с переменной нутренней логической структурой.

Этот класс ИМС называется программируемыми логическими интегральными схемами (ПЛИС).

В соответствии с современными требованиями системы автоматизированного проектирования ПЛИС должны обеспечивать:

1. реализацию одного или больше HDL-языков с возможностью введения;

2. редактирования и заимствования исходного текста программ;

3. реализацию средств графического введения проектной схемы, например с помощью редактора конечных автоматов, и средств компиляции графического представления в HDL -код;

4. реализацию средств моделирования поведения описанного объекта;

5. реализацию средств синтеза битового потока с поддержкой широкого

6. класса серий ИМС;

7. реализацию средств моделирования объекта на уровне вентилей;

8. реализацию средств программирования ИМС.

В наше время разработан ряд программных продуктов, которые реализуют ту или другую часть общих требований к САПР ПЛИС. Применение этих программных продуктов требует в каждом конкретном случае решение проблем совместимости между соответствующими пакетами.

Поэтому при выборе средств автоматизированного проектирования преимущество следует предоставлять программным пакетам, которые реализуют процесс проектирования ПЛИС как можно полнее. Одним из таких пакетов является Active - HDL корпорации Aldec Inc. (США).

Корпорация Aldec Inc. является одним из лидеров в разработке программного обеспечения САПР ПЛИС.

1. Общая характеристика программируемой логики

1.1 Области применения и основные производители ПЛИС

Еще в начале 90-х годов ПЛИС имели очень узкий круг пользователей,

в который в основном входили предприятия, которые занимались разработкой и выпуском заказных микросхем (обычных ИМС с постоянной логической структурой). За последнее десятилетие область применения программируемых логических ИМС значительно расширилась.

Диаграмма распределения объемов потребления ПЛИС в отдельных отраслях народного хозяйства приведена на рис. 1.1. Наибольшим потребителем ПЛИС является отрасль телекоммуникаций и связи (39% от всего объема производства). На втором месте находится отрасль компьютерных сетей, которая использует 26% объема производства ПЛИС.

Кроме того, программируемые логические ИМС применяются в области цифровой обработки данных (19%) и в промышленном производстве (16%). Среди потребителей этих микросхем можно назвать такие известные фирмы и концерны, как: Alcatel, IBM, Booing, Lockheed, Hewlett Packard, Fujitsu, Hitachi, Silicon Graphics, Texas Instruments, Motorola, Rockwell, Kodak и др.

Рис. 1.1 - Объемы применения ПЛИС в отдельных отраслях народного хозяйства

Проектированием и производством ПЛИС на данный момент времени занимаются несколько десятков ведущих фирм и компаний.

Лидером в этой области является фирма Xilinx. Фирма Xilinx специализируется на производстве ИМС высокого качества, в частности стойких к влиянию радиации и других внешних возмущений, что обусловливает широкое применение ПЛИС в аэрокосмической отрасли, военной технике и в промышленном производстве.

Программируемые логические ИМС фирмы Altera занимают нишу массовых ПЛИС невысокой стоимости.

Фирма Lattice (59.7 млн. USD) в основном разрабатывает перепрограммируемые микросхемы CPLD и удерживает лидирующие позиции в этой трасли.

К основным производителям ПЛИС следует также отнести фирму Actel (41.6 млн. USD). Среди номенклатуры ПЛИС наибольшего распространения приобрели микросхемы, которые изготовляются по технологиями FPGA и CPLD. Рассмотрим эти технологии более детально.

1.2 FPGA-технология

Аббревиатура FPGA означает Field Programmable Gate Array - программируемая пользователем вентильная матрица. Общая структура кристалла FPGA -микросхемы приведена на рис. 1.2. По периферии верхнего слоя кристалла размещаются блоки ввода/вывода (БВВ) , которые могут быть запрограммированными для выполнения функций буферов: входного, выходного, и др. В некоторых сериях FPGA -ИМС уровень напряжения на двух БВВ может отличаться, что дает возможность сочетать интерфейсы с разным уровнем питания.



Рис. 1.2 - Обобщенная структура FPGA - микросхемы

В центре кристалла в виде матрицы размещены конфигурированные логические блоки (КЛБ). Быстродействие микросхем определяется временной задержкой "вход-выход" одного КЛБ. Структура КЛБ зависит от серии микросхем, так, например, в ИМС ХС2000 каждый КЛБ имеет одну ячейку памяти (триггер) 2 выхода, 4 входа общего назначения и специальный вход синхронизации (тактовый вход). КЛБ ИМС этой серии может генерировать или логическую функцию четырех переменных или две логических функции трех переменных. Переменные для логических функций могут поступать из четырех входов но выходу ячейки памяти.

Область между конфигурированными логическими блоками называется областью программируемых связей и являет собой развитую иерархию металлических линий связи, в местах пересечения которых размещены специальные быстродействующие транзисторы. Функция области связей заключается в обеспечении связи между любыми выводами КЛБ и БВВ. Необходимый маршрут межблоковых соединений в FPGA -ПЛИС реализуется коммутацией соответствующих линий с помощью транзисторов.

Нижний слой кристалла занимает теневое запоминающее устройство, информация в элементах которого и определяет логические функции КЛБ, конфигурацию БВВ и маршруты связей.

В табл. 1.1 приведены основные характеристики микросхем FPGA производства Xilinx Inc., в частности, одной из последних разработок серии Virtex и массовой серии Spartan.

Широкий диапазон ИМС FPGA -технологий позволяет проектировать на их основе широкий спектр электронных устройств, среди которых: средства сочетания разных, питанием, интерфейсов, преобразователи кодов, периферийные контролеры, микро-программные устройства управления, конечные автоматы, универсальные и специализированные процессоры, устройства цифровой обработки сигналов и т.п..

Таблица 1.1

Характеристика	Серия Virtex	Серия Spartan
	XCV50	XCV1000	XCS40/XL	XCS20/XL	XCS05/XL
Системная частота (MHz)	200	200	80	80	80
Технология (мкм)	0.22	0.22	0.35/0.5	0.35/0.5	0.35/0.5
Напряжение питания ядра (В)	2.5	2.5	3.3/5.5	3.3/5.5	3.3/5.5
Количество системных вентиля (шт.)	57906	1124022	13K-40K	7K-20K	2K-5K
Количество логических Вентилей (шт.)	1728	27648	1862	950	238
Максимальное кол-портов ввода/вывода (шт.)	180	514	205	160	77

1.3 CPLD-технология

Архитектура ИМС типа CPLD (Complex Programmable Logic Device - комплексное программируемое логическое устройство) представлена на рис. 1.3 (для примера взята архитектура популярной серии микросхем ХС9500).

ИМС ХС9500 имеет три группы выводов:

1) выводы JTAG -порта (стандарт IEEE Std. 1149.1) для программирования и периферийного сканирования ИМС;

2) порта ввода/вывода (И/О);

3) управляющие выводы: тактовый сигнал GCK, установки/сброса GSR, управление третьим состоянием GTS.

Блоки ввода/вывода обеспечивают буферизацию всех входов и выходов ИМС. Каждый функциональный блок (ФБ) содержит 18 макроячеек (МК) со структурой "36 входов - 1 выход" и позволяет формировать 18 логических функций для любой комбинации с 36 переменными. Матрица переключений (МП) обеспечивает подачу любых входных сигналов и выходных сигналов ФБ на входы других ФБ, а также подачу исходных сигналов ФБ на блоки ввода/вывода.

Основные характеристики ряда CPLD -микросхем фирмы Xilinx приведены в табл. 1.2.

Программируемые логические ИМС CPLD -технологии широко применяются для проектирования нестандартных арифметико-логических устройств, дешифраторов, мультиплексоров и др.

К недостаткам СPLD (в сравнении из FPGA) следует отнести: низкое количество системных вентилей и высокое энергопотребление. Преимущества их заключаются в высоком быстродействии и обеспечении возможности установления защиты от копирования. Важным преимуществом также является то, что программные средства для разработки и синтеза систем на базе CPLD распространяются свободно.

1) выводы JTAG -порты (стандарт IEEE Std. 1149.1) для программирования и периферийного сканирования ИМС;

2) порты ввода/вывода (И/О);

3) управляющего выводы: тактовый сигнал GCK, установки/сброса GSR, управление третьим состоянием GTS.

Блоки ввода/вывода обеспечивают буферизацию всех входов и выходов ИМС. Каждый функциональный блок (ФБ) содержит 18 макроячеек (МК) со структурой "36 входов - 1.



Рис. 1.3 - Обобщенная структура CPLD -микросхемы

Таблица 1.2

Характеристика	Серія CoolRuner	Серія XC9500
	XCR3320	XCR22V10	XC9536	XC952288
Количество макроячеек (шт)	320	10	36	288
Системнаячастота (MHz)	100	111	100	56.6
Напряжение питания (В)	5;3	5;3	5;3	5;3
Количество циклов перепрограммирования	1000	1000	1000	1000
Время "pin - to - pin" (нс)	7.5	7.5	5	15

2. Аналитический обзор современных САПР

Автоматизированное проектирование -- это магистральное направление развития технологий создания электронной аппаратуры.

Система автоматизированного проектирования -- это автоматизированная система, реализующая информационную технологию выполнения функций проектирования, представляет собой организационно-техническую систему, предназначенную для автоматизации процесса проектирования. В настоящее время деятельность инженера немыслима без применения систем автоматизированного проектирования (САПР). В области радиоэлектроники САПР помогают автоматизировать такие процедуры проектирования, как функционально-логическое и схемотехническое моделирование, проектирование печатных плат, изготовление конструкторской документации и пр. Время проектирования электронных схем с использованием САПР сокращается в десятки раз по сравнению с ручным проектированием.

Проектирование современных радиоэлектронных средств (РЭС) связи также немыслимо без применения САПР. САПР в настоящее время стремительно развиваются, отражая развитие РЭС.

До недавнего времени образцом решения таких задач считались разработки на базе серийно выпускаемых стандартных интегральных микросхем, и большинство САПР ориентировались на реализацию именно этой технологии проектирования.

Позже идеальным вариантом казались "сквозные" САПР, которые позволяли выполнить всю цепочку проектирования: от входного описания до создания эскиза печатной платы. Примерами сквозных САПР являются PCAD, DesignLab и OrCAD. Параллельно шел и другой процесс - наблюдалась специализация САПР: появлялись все новые комплексы аппаратно-программных средств, предназначенные для проектирования изделий конкретной фирмы-производителя, от ПЛИС фирмы Altera и FPGA фирмы Xilinx до заказных функциональных микросхем (ASIC) и систем на кристалле (SOC). В последние годы появились и бурно развиваются САПР систем связи (System View) и устройств СВЧ (Microsoft Office, Serenade). Широкие возможности для моделирования представляет пакет MatLab.

Современная САПР - это среда проектирования аналоговых и цифровых устройств, устройств смешанного типа, включающая в себя большое количество разнообразных модулей и инструментов. Современная САПР связи позволяет проводить сквозное проектирование и моделирование различных устройств и систем связи в диапазоне ВЧ/СВЧ на системном, схемотехническом, топологическом или электромагнитном уровне. Современная САПР связи обладает уникальными возможностями подключения к измерительному оборудованию для эмуляции сигналов или получения модели устройств с целью использования для дальнейшего моделирования.

Проведем обзор основных современных САПР и кратко опишем их основные функции и свойства.

2.1 Elanix SystemView

САПР SystemView, предлагаемый компанией Elanix, используется специалистами, занимающимися разработкой и моделированием аналоговых, цифровых и смешанных модулей телекоммуникационных систем. Пакет SystemView представляет собой мощную интегрированную среду проектирования с почти неограниченными возможностями построения моделей широкополосных систем связи, использующих сложные цифровые сигналы, например, QAM64. SystemView позволяет анализировать их поведение в различной помеховой и шумовой обстановке, проектировать сверхбыстродействующие цифровые сигнальные процессоры (DSP) с конечной реализацией на программируемых вентильных матрицах (FPGA), отрабатывать алгоритмы работы цифровых адаптивных фильтров.

Пользовательский интерфейс программы прост в обращении и интуитивно понятен. Основу пакета составляет базовый модуль SystemView Professional Edition, к которому подключаются различные специализированные библиотеки, обеспечивающие проектировщиков моделями почти всех необходимых функциональных блоков. В случае если уже имеющаяся модель по каким-либо соображениям не устраивает разработчика, у него есть возможность создать собственную пользовательскую модель, опирающуюся на оптимальные с его точки зрения математические выкладки.

Набор имеющихся библиотек достаточно обширный:

· Communications Library содержит около 40 различных моделей каналов, кодеров и декодеров, модуляторов и демодуляторов;

· DSP Library содержит все необходимое для моделирования цифровых сигнальных процессоров, имеет прототипы для реализации на микросхемах FPGA;

· RF/Analog Library включает более 40 моделей различных радиотехнических устройств, используемых для моделирования трактов аналоговой обработки сигналов;

· Logic Library содержит все необходимое для построения и отладки цифровых логических схем;

· CDMA/PCS Library включает модели устройств, используемых в современных системах персональной связи, в том числе и с кодовым разделением каналов;

· Digital Video Broadcasting (DVB) Library объединяет модели функциональных блоков, используемых в аппаратуре цифрового телевизионного вещания;

· EnTegra Adaptive Filter Library содержит модели устройств, используемых при построении адаптивных фильтров;

Пакет содержит ряд опций, позволяющих выполнять специфические задачи проектирования. Например, возможна связь системы моделирования с программным обеспечением компании Xilinx, позволяющим программировать ПЛИС (FPGA), или с мощным пакетом Matlab, обеспечивающим необходимую математическую поддержку. Кроме того, возможна генерация исполняемого кода для операционных систем Windows 95/98 и NT, что позволяет промоделированную и отлаженную систему обработки, например, цифрового сигнала превратить в исполняемую программу, требующую только входных параметров и данных.

2.2 Xilinx Foundation Series

Фирма Xilinx - производитель широкой номенклатуры ПЛИС, поставляет САПР для разработки цифровых устройств, в том числе и радиоэлектронных устройств связи, на базе собственной продукции. САПР Xilinx Foundation Series поддерживает все серии новых кристаллов фирмы. В новых версиях программного обеспечения (ПО) поддерживаются расширенные библиотеки отлаженных и готовых к использованию блоков-ядер (Intellectual Property Cores), которые становятся очень важными при создании проектов больших размеров, сокращают сроки и упрощают проектирование. Продолжаются работы по созданию средств автоматического формирования проработанных функций. Фирмой Xilinx совместно с фирмой Elanix разработан новый подход к проектированию цифровых сигнальных процессоров (DSP). На основе комбинации САПР системного уровня SystemView фирмы Elanix и САПР фирмы Xilinx разработан маршрут проектирования и изготовления DSP.

Типовой состав САПР Foundation Series Express включает:

Foundation Project Manager. Это средство администрирования (управления) проектами в САПР. Из этой программы доступны все средства ввода, реализации, анализа и синтеза, а также отчеты о проектах;

Средства ввода описаний. Программное обеспечение формирует описания в формате EDIF (в более ранних версиях использовался формат XNF). В Xilinx Foundation Series Express имеются следующие подсистемы ввода описаний:

· LogiBLOX. Данная программа позволяет, задавая параметры требуемой структуры устройства (ПЗУ, ОЗУ, счетчики и т.д.), получать готовые топологические фрагменты, которые могут использоваться как в схемных, так и в HDL-проектах;

· редактор HDL-кода HDL Editor. Позволяет осуществлять ввод проектов на одном из языков HDL. Программа формирует список цепей netlist в формате EDIF (программа XVHDL). Поддерживает иерархическое представление проекта;

· схемотехнический редактор Schematic Editor. Позволяет на основе библиотек САПР вводить принципиальную схему проекта в интерактивном режиме. Позволяет также включать LogiBLOX-модули, FSM-модули, VHDL- и Verilog-модули;

· редактор диаграмм состояний (конечного автомата) State Editor. Позволяет вводить описание проекта в виде диаграмм состояний конечного автомата в графическом виде. В результате формирует поведенческое VHDL-описание.

Средства моделирования схем:

· программа функционально-логического моделирования Founda-tion Logic Simulator. Позволяет осуществлять функциональное моделирование проекта, а также временное моделирование с учетом задержек распространения сигналов по кристаллу. Результаты моделирования с учетом задержек полностью имитируют реальную картину работы ПЛИС;

· графический редактор директив оптимизации Constraints Editor. Позволяет устанавливать и изменять директивы пользователя при оптимизации временных параметров проекта;

· программа VHDL синтеза FPGA Express. Выполняет синтез проекта на основе VHDL-кода;

· программа моделирования на основе VHDL - VHDL Simulator. HDL-моделирование помогает верифицировать проект еще на стадии проектирования;

· программа временного анализа Timing Analyzer. Выполняет точный расчет задержек по результатам размещения проекта в кристалле.

Средства трассировки и программирования:

· трассировщик Flow Engine представляет собой набор трансляторов и программ, осуществляющих в автоматическом режиме преобразование выходного формата схемотехнического редактора во внутренний формат описания ПЛИС Xilinx;

· топологический редактор Floorplanner. Позволяет дополнительно оптимизировать временные задержки путем переразмещения проекта в кристалле. С помощью данного средства можно менять положение CLB в общей структуре проекта на кристалле;

· топологический редактор EPIC. Позволяет осуществить просмотр топологии проекта после трассировки и при необходимости выполнить ручную трассировку выбранных цепей;

· утилита загрузки конфигурации ПЛИС непосредственно из PC Hardware Debugger. Загрузка осуществляется с помощью специального кабеля. Кроме того, с помощью этой утилиты выполняется верификация ПЛИС через порт JTAG;

· утилита для работы с программатором PROM File Formater.

2.3 Advanced Design System

Назначением данной САПР является сквозное проектирование и моделирование широкого класса устройств и систем связи в диапазоне ВЧ/СВЧ, включающее следующие уровни: функциональный, схемотехнический, топологический, электромагнитный.

Классы проектируемых устройств: аналоговые, цифровые, смешанные.

Отличительные особенности системы:

· эффективный метод гармонического баланса, ориентированный на моделирование радиочастотных интегральных схем большой размерности;

· использование алгоритма расчета установившегося режима по огибающей модулирующего сигнала для эффективного анализа трактов с дискретно модулированными сигналами

· Проектирование цифровых устройств обеспечивается с помощью подсистемы DSP Designer. Основными возможностями подсистемы являются:

· проектирование различных классов цифровых устройств;

· использование более 900 поведенческих моделей;

· совместное моделирование с аналоговыми ВЧ устройствами;

· возможность создания пользователем собственных моделей и включение их в библиотеки элементов;

· возможности тестирования;

· получение HDL описания по исходной схеме;

· возможность проектирования цифровых фильтров;

· использование цифровых моделей ПЛИС таких фирм как Altera и Xilinx.

Проектирование аналоговых устройств обеспечивается с помощью подсистемы RFIC Designer, основными особенностями которой являются:

· проектирование различных классов аналоговых устройств - смесители, усилители, фильтры, ФАПЧ и т.д.;

· использование различных методов моделирования - гармонический баланс, анализ по постоянному и переменному току, анализ S-пара-метров, анализ методом Circuit Envelope и т.д.

· Проектирование и моделирование ВЧ плат осуществляется с помощью подсистемы RF Board. Основные особенности:

· модели таких устройств встроены в схемный и топологический редакторы;

· возможность создания таких компонент пользователем;

· анализ паразитных емкостей и сопротивлений встроен в электромагнитный симулятор;

· совместимость с устройствами, созданными фирмами Cadence и Mentor.

2.4 Altera MAX+plus II

САПР MAX+plus II этой фирмы поддерживает полный цикл проектирования ПЛИС для своих кристаллов. ПЛИС, созданные с использованием данной САПР, могут использоваться в различных видах аппаратуры, в том числе и в радиоэлектронных устройствах связи.

САПР MAX+plus II работает на РС платформе и рабочих станциях. САПР предоставляет разнообразные средства входного описания устройств, включая как стандартные языки VHDL и Verilog, так и схемное представление и списки цепей распространенных пакетов фирм Mentor Graphics, Cadence, Synopsys, Elanix.

Система MAX+plus II имеет эффективные алгоритмы синтеза, позволяющие максимально использовать ресурсы кристалла и большой набор инструментов для верификации устройств на функциональном и временном уровне проектирования.

MAX+plus II ориентирована на сопряжение со стандартами VHDL, EDIF, Verilog. Любая конфигурация САПР импортирует входные данные в формате EDIF и формирует результаты проектирования во всех перечисленных форматах. С помощью программ-трансляторов возможен импорт информации в формат текстового описания САПР МАХ из файлов в форматах PDS (САПР PLDShell, PALASM) и XNF (САПР XACT фирмы Xilinx). Имеется возможность конвертации схем, созданных в системе OrCAD, в файлы в формате собственного графического редактора.

ПО системы MAX+PLUS II содержит 11 приложений и главную управляющую программу (табл. 1).

Таблица 2.1

Hierarchy Display	Обзор иерархии - отображает текущую иерархическую структуру файлов в виде дерева с ветвями, представляющими собой подпроекты
Graphic Editor	Графический редактор - позволяет разрабатывать схемный логический проект в формате реального отображения на экране WYSIWYG
Symbol Editor	Символьный редактор - позволяет редактировать существующие символы и создавать новые
Text Editor	Текстовый редактор - позволяет создавать и редактировать текстовые файлы логического дизайна, написанные на языках AHDL, VHDL, Verilog HDL
Waveform Editor	Сигнальный редактор - выполняет двойную функцию: инструмент для разработки и инструмент для ввода тестовых векторов и наблюдения результатов тестирования
Floorplan Editor	Поуровневый планировщик - позволяет графическими средствами делать назначения контактам устройства и ресурсов логических элементов
Compiler	Компилятор - обрабатывает графические проекты
Simulator	Симулятор - позволяет тестировать логические операции и внутреннюю синхронизацию проектируемой логической цепи
Timing Analyzer	Временной анализатор - анализирует работу проектируемой логической цепи после того, как она была синтезирована и оптимизирована компилятором
Programmer	Программатор - позволяет программировать, конфигурировать, проводить верификацию и тестировать ПЛИС фирмы Altera
Message Processor	Генератор сообщений - выдает на экран сообщения об ошибках, предупреждающие и информационные сообщения

3. Методика проектирования ПЛИС в САПР Active-HDL

3.1 Процедура проектирования ПЛИС в САПР Active-HDL

Как уже отмечалось, стремительное развитие элементной базы электроники повлекло за собой возникновение необходимости в адекватном повышении производительности средств и методов разработки ПЛИС.

Исторически средства проектирования ПЛИС развивались на основе трех парадигм:

· логического проектирования;

· схемного проектирования;

· проектирование с помощью языков описания аппаратного обеспечения.

Последняя концепция является новейшей и сейчас находится на стадии бурного развития. Идея данного подхода заключается в том, что разработчик описывает на функциональном уровне необходимое (с точки зрения алгоритма функционирования) поведение цифрового устройства с помощью создания поведенческой модели, а система автоматизированного проектирования, соответственно, синтезирует логическую структуру что воссоздает описанное поведение.

Поведенческие модели могут быть созданы разными способами, в частности, с помощью специализированных языков описания аппаратного обеспечение, графов конечных автоматов и др. Система САПР Active-HDL поддерживает все современные способы созданий поведенческих моделей.

Рассмотрим маршрут проектирования в системе Active-HDL.

На рис. 3.1 изображен в виде блок - схемы полный процесса проектирования цифрового устройства на базе ПЛИС: формулировки (технического) задания, до конечного результата - серийного изготовления образца.



Рис. 3.1 - Процедура проектирования ПЛИС в САПР Active-HDL

На всех этапах процесса проектирования формируется ряд моделей разного уровня абстракции, которые отвечают разным аспектам функционирование цифровых устройств. При этом суть процесса многоэтапного проектирования заключается в переходе от моделей с более высоким уровнем абстракции, к моделям с низшим уровнем абстракции, то есть в постепенной детализации описания цифрового устройства на каждом из этапов.

Приведем классификацию моделей, которые применяются в процессе проектирования:

Поведенческая модель (Behavioral model, Interpreted model) - показывает реакцию цифрового устройства на изменение входных сигналов с учетом времени воздействия. Эта модель не содержит детального описания аппаратной реализации устройства. Уровень абстракции зависит от уровня детализации описания поведенческой модели. Например, на высшем уровне абстракции поведенческая модель может описывать процессор, который выполняет абстрактный алгоритм, а на низшем уровне - это может быть модель процессора с детализацией системы команд (множества инструкций) и алгоритмов их выполнения. Точность детализации входных и исходных данных зависит от уровня абстракции модели.

Функциональная модель (Functional model) - функциональная модель описывает функции системы без определения способа реализации этих функций. Данная модель показывает лишь реакцию системы или ее компоненты, без учет временного фактора (определяет значение выхода, но не время его установление). Уровень абстракции зависит от степени детализации модели. Уровень детализации входных и исходных данных зависит от уровня абстракции.

Структурная модель (Structural model) - структурная модель представляет компоненты системы с точки зрения их иерархии и взаимосвязей между ними. Структурная модель должна отвечать физической иерархии в описываемом объекте. Иерархия, в свою очередь, определяется физической организацией конкретной реализации. Структурная модель описывает физическую структуру конкретной реализации путем определения компонент и топология их взаимосвязей. Компоненты могут быть описаны на структурном, функциональном или поведенческом уровне. Моделирование структурной модели требует наличию поведенческих моделей всех более низких веток иерархии, следовательно степень детализации аспектов модельного времени значений объектов данных и функциональности структурной модели зависит от степени детализации моделей компонент.

Модель производительности (Performance Model, Uninterpreted Model) - данный тип моделей позволяет моделировать лишь временные аспекты работы цифрового устройства (то есть скорость реакции на изменение входного сигнала, без вычисления значения исходного сигнала).

Модель интерфейса (Interface Model, bus functional model) - можно сравнить с "черным ящиком". Эта модель может содержать детализацию всех аспектов обмена информацией между объектом и внешней средой, включая функциональность, временные характеристики, значения данных и тому подобное. Такая модель не содержит информацию о внутренней структуре объекта. Модель смешанного уровня, Гибридная модель (Mixed - Level Model, Hybrid Model) - содержит компоненты, которые описаны на разных уровнях абстракции или разными классами моделей.

Виртуальный прототип (Virtual Prototype).Виртуальным прототипом называют компьютерную имитационную модель конечного продукта (спроектированного устройства) или его компонентов. При этом от такой модели не требуется выполнения никаких специальных условий относительно ее характеристик.

Термин "виртуальный прототип" помечает класс моделей, которые играют определенную роль в процессе проектирование, в частности:

· иллюстрируют возможные варианты реализации проекта;

· демонстрируют концепцию проекта;

· дают возможность проверки проекта на соответствие требованиям и адекватности поставленной задаче.

3.2 Маршрут проектирования ПЛИС в САПР Active-HDL

Вернемся к процессу проектирования, приведенному на рис 3.1. Как было сказано выше, на всех этапах процесса проектирования формируется ряд моделей разного уровня абстракции, которые отвечают разным аспектам функционирование цифровых устройств. При этом суть процесса многоэтапного проектирования заключается в переходе от моделей с более высоким уровнем абстракции, к моделям с низшим уровнем абстракции, то есть в постепенной детализации описания цифрового устройства на каждом из этапов.

Весь процесс проектирования разбит на 5 главных этапов.

1. На первом этапе формируется техническое задание на проектирование цифрового устройства, в частности, формируются интерфейсная, производительная и функциональная модели, с применением которых можно постоянно осуществлять проверку на соответствие техническому заданию моделей сформированных на следующих этапах проектирования. Так производительная модель определяет быстродействие проектируемого устройства, интерфейсная - способ его интеграции до высшего иерархического уровня, а функциональная модель - алгоритм превращение информации в проектируемом устройстве.

2. На втором этапе формируется поведенческая модель. В Active-HDL под собственно поведенческой понимает модель, которая написана с применением всех имеющихся в языке VHDL конструкций и типов данных, например действительных чисел, файлов, динамической памяти и т.п.. Поведенческая модель, которая разрабатывается на этом этапе, должна полностью отвечать требованиям и ограничением, сформулированным на первом этапе. Именно это и проверяется при поведенческом моделировании.

3. После формирования окончательного вида поведенческой модели разработчик переходит к Этапу 3 - созданию синтезной модели. Синтезная модель также относится к классу поведенческих, однако может быть написана лишь с помощью определенного подмножества конструкций языка VHDL, которые поддерживаются средствами синтеза логической структуры. На современном этапе развития средства синтеза (превращение VHDL-кода в схемы логических элементов) поддерживают не все имеются в VHDL языковые конструкции, в частности, не поддерживаются операции с вещественными числами. Переход от поведенческой модели к синтезированной характеризуется снижением уровня абстракции описания цифрового устройства. Синтезная модель проходит проверку при функциональном моделировании.

4. На четвертом этапе (этапе реализации) осуществляется реализация, т.е. переход от синтезной модели к модели уровня регистровых передач (Register Transfer Level Model - RTL - model). Такая модель включает лишь стандартные компоненты цифровых устройств, такие как регистры, счетчики, дешифраторы, триггеры и т.п. Ее поведение проверяется при временном моделировании.

5. Этап 5 представляет собой переход от модели к формированию битового потока, который загружается непосредственно в ПЛИС. После этого проводится окончательное тестирование уже аппаратно реализованного цифрового устройства. После чего, производиться решение о запуске серийного производства модели.

На всех этапах тестирования как генератор эталонных исходных значений цифрового устройства используется поведенческая модель, разработанная на втором этапе.

3.3 Обзор и принципы работы основных групп инструментов и редакторов САПР Active-HDL

3.3.1 Обзор элементов и групп элементов среды Active-HDL

Выше был представлен и объяснен маршрут проектирования ПЛИС в системе Active-HDL. Естественно, это была лишь абстрактная схема. В действительности, для того, чтобы создать свой маршрут проектирования разработчик должен уметь владеть инструментами данной САПР. Система Active-HDL-это САПР нового поколения, она представляет большое количество групп инструментов и редакторов. Эти инструменты и редакторы позволяют пользователю разработать свой собственный маршрут проектирования, а так же и решать уникальным образом различные промежуточные задачи, такие как: отладка VHDL кода, задание внешних воздействий, моделирование поведенческой модели, и т.д.

Естественно, что от разработчика, даже начинающего требуются хорошие знания об общей иерархии и структуре групп элементов, так же как и об их основных функциях, свойствах, и связи их между собой.

Поэтому вся эта глава будет посвящена исследованию этих групп элементов и вышеперечисленных пунктов.

Группа инструментов Control Tools

Поскольку пакет Active-HDL имеет большой количество инструментов и редакторов, то необходимо выполнять их взаимодействие между собой. Так как основной функцией САПР является автоматизация процесса проектирования, то имеется и специальная группа редакторов и инструментов, основной задачей которой является координация работы других групп инструментов и редакторов. Также, необходимо осуществлять управление и файловой структурой проекта. Группа инструментов, которая несет в себе эти функции получила название Control Tools (Контрольные инструменты).

Группа инструментов Design Entry Tools

Эта группа инструментов проектирует первоначальную - поведенческую модель цифрового устройства. Как было сказано выше, поведенческие модели могут быть созданы разными способами, в частности, с помощью специализированных языков описания аппаратного обеспечение, графов конечных автоматов и др. Группа инструментов Design Entry Tools (Инструменты разработки модели) поддерживает все современные способы создания моделей.

Ядро моделирования (Simulator Kernel)

Ядро моделирования - это набор редакторов, мастеров и инструментов, необходимых для проведения моделирования . Моделирование- важный этап в разработке ПЛИС, благодаря ему осуществляется проверка разработанной модели, которая производится на всех этапах тестирования. В эту группу входят редакторы (инструменты) задания входных воздействий, редакторы контроля процесса моделирования, инструменты просмотра результатов моделирования и т.д.

Инструменты отладки/просмотра (Watch/Debugging Tools)

Поскольку разработчик это человек, то сохраняется большая вероятность ошибки, поэтому пакет Active-HDL уделяет большое внимание обнаружению и исправлению ошибок. Инструменты (редакторы) группы Debugging Tools осуществляют свою работу практически на всем этапе проектирования. Помимо этого, результаты моделирования выводятся, иногда, не в самой удобной для пользователя форме.

Для лучшего анализа полученных при моделировании результатов, используется группа инструментов (редакторов) Watch Tools.

Так как, эти две группы инструментов находятся в тесном взаимодействии (некоторые компоненты одной группы могут выполнять функции инструментов другой группы), то разумно их объединить в одну группу инструментов (редакторов).

3.3.2 Иерархия групп инструментов на основании маршрута проектирования ПЛИС в САПР Active-HDL

Рис. 3.2 - иерархия инструментов Active-HDL, относительно процедуры проектирования.

После получения технического задания первоначальную настройку проекта производит группа инструментов Control Tools. (рис 3.2). После первоначальных настроек (создание нового проекта/ выбор уже имеющегося; создание рабочего пространства; и т.д.) она подключает к дальнейшей разработке группу Design Entry Tools.

Группа Design Entry Tools выбирает путь создания поведенческой модели и создает ее. Если код VHDL (или модель конечного автомата) будет скомпилирован успешно, то можно приступать к моделированию. В противном случае придется провести отладку, с помощью группы инструментов Debugging Tools - обнаружить и исправить ошибки.

После успешной компиляции подключается группа инструментов Simulator Kernel. Группа инструментов Simulator Kernel непосредственно будет моделировать поведенческую модель. Этот процесс разбит на несколько этапов, на каждом из которых разработчик имеет широкие возможности. Для получения дополнительных средств контроля за ходом моделирования, можно подключить группу инструментов Debugging Tools. Если моделирование дало предполагаемые результаты, то модель была создана правильно. Нужно отметить, что группа инструментов Simulator Kernel может осуществлять моделирование моделей всех уровней абстракции.

Важный факт: как это видно из рис 3.2, система Active-HDL не имеет встроенных инструментов (редакторов) для логического синтеза и реализации схемы. Для этого необходимы внешние средства. Поэтому этапы 2 и 3: "Логический синтез" и "Реализация" возможны только после определения группой инструментов Control Tools наличия внешних средств синтеза и реализации.

3.3.3 Принципы и основы работы с основными группами инструментов системы Active-HDL

Рассмотрим принципы работы с перечисленными выше системными инструментами.

3.3.3.1 Группа инструментов Control Tools

Процесс рассмотрения групп инструментов САПР мы начинаем с группы инструментов Control Tools, которые являются системообразующими.



Рис. 3.3 - группа инструментов Control Tools

Процесс проектирования может казаться простым, когда проект имеет только один или несколько файлов, подлежащих дальнейшему проектированию. Однако когда проект состоит из многих различных файлов, расположенных в различных папках, степень сложности такого проекта существенно возрастает. Разработчик, без помощи специальных программ вполне может не справиться с проектом высокой степени сложности. Это в конечном итоге сказывается на качестве конечного продукта, а так же на трудозатратах проекта. Поэтому, для того, чтобы облегчить работу разработчикам, у пакета Active-HDL есть специализированная группа инструментов, основными функциями которой, являются помощь в создании маршрута проектирования и непосредственное управление файловой структурой проекта. Эта специальная группа инструментов получила название Control Tools.

Группа Control Tools состоит из следующих редакторов:

С помощью мастера Design Wizard, (Мастера Проекта) возможно создать новые файлы, которые автоматически упорядочиваются, устраняя необходимость тяжелой работы и беспорядок. В окне Design Browser (браузера Проекта) можно легко присоединить старые файлы и создать новые файлы или папки. Design Tools - это различные инструменты контекстного меню.

Console (консоль) является интерактивным экраном ввода - вывода, предназначенным для введения текстовых команд пакета Active-HDL и отображения на экран сообщений, сгенерированных инструментами Active-HDL Таким образом она является своеобразным хранилищем действий различных инструментов (например и вышеперечисленных мастеров). История выполненных команд и действии сохраняется, что дает возможность удобно контролировать ход проектирования. Design Flow Manager ("Менеджер маршрута проектирования") показывает доступный для заданных установок маршрут проектирования. Он ограничивает наши действия тремя способами описания проекта (HDE, FSM, BDE) и последующим функциональным моделированием (functional simulation) Об этих способах проектирование будет подробно сказано в дальнейшем.

Все эти инструменты формируют Управляющую оболочку (Framework) системы проектирования Active-HDL 7.1.

программируемый цифровой автоматизированный проектирование

Рис. 3.4. Управляющая оболочка (Framework) системы проектирования Active-HDL

Как видно из рис. 3.4 управляющая оболочка содержит множество контекстных подменю. Мы рассмотрим среди них Меню проекта (Design Menu), обладающее важными функциями. Помимо группы инструментов, в данном блоке будут рассмотрены и библиотеки Active-HDL.

3.3.3.1.1 Design Wizard (Мастер проекта)

Новый Мастер Проекта - инструмент, который помогает в создании "скелета" нового проекта и добавления новых файлов к проекту.

На стартовой панели Getting Started (рис. 3.5) вы можете выбрать из предложенного списка и открыть существующее рабочее пространство (Open existing workspace) или создать новое (Create new workspace). Мы начнем знакомство с создания нового рабочего пространства, а потому установим переключатель в положение Create new workspace.

Рис. 3.5 - Стартовая панель

Понятие "рабочее пространство" является относительно новым, к нему мы еще вернемся, а пока сделаем простое пояснение. Это еще одна надстройка над совокупностью обычных проектов, своего рода суперпроект или мультипроектная рабочая среда. Можно "держать под рукой" сразу несколько проектов и иметь быстрый доступ к их совокупному ресурсу.

На второй панели New Workspace (рис. 3.6) необходимо напечатать имя рабочего пространства и указать место, где оно будет расположено. По умолчанию будет предложена папка my_designs, находящаяся в корне того логического диска, на котором установлена система.



Рис. 3.6.- Задаем имя рабочего пространства и его месторасположение на диске

На третьей панели New Design Wizard (рис. 3.7) по умолчанию предлагается режим Create an Empty Design with Design Flow ("Создать пустой проект с использованием менеджера маршрута проектирования").

Рис. 3.7 - Выбор варианта создания проекта

Как видно из интерфейса окна, возможен импорт файлов из другой/сторонней среды, например Archive-CAD. Выбирая "импорт проекта из Archive-CAD" проект может быть целиком импортирован в среду Active-HDL для дополнительных модификаций.

После выбора режима Create an Empty Design with Design Flow , а затем выбора имени проекта, например Lesson_1 собственно и начинается активная работа по созданию проекта. Она выполняется в интегрированной среде проектирования Active-HDL 7.1 (рис. 3.8).

В строке заголовка видно это название, а правее в круглых скобках высвечивается имя загруженного рабочего пространства и проекта: Lessons, Lesson_1. Далее следует название активной закладки -- Design Flow Manager.

Рис. 3.8.- Управляющая оболочка (Framework) системы проектирования Active-HDL

Однако новый проект не означает абсолютно новых файлов. New Design Wizard позволяет добавлять уже существующие файлы к проекту. Окно New Design Wizard также позволяет конфигурировать инструменты синтеза и реализации, которые будут использоваться соответственно во время процессов синтеза и реализации проекта. (рис 4 ). В этом окне можно также определить язык HDL по умолчанию и конфигурацию Блок-схемы.

Рис 3.9-Окно Дополнительной информации.

3.3.3.1.2 Браузер проекта (Design Browser)

Окно браузера Проекта выводит на экран содержимое всего проекта в удобной для пользователя среде. Это - место, где возможно добавить или удалить любые исходные файлы. С одним взглядом на модель дерева иерархии можно проверить, какие файлы являются устаревшими, а какие содержат ошибки. Окно браузера проекта позволяет выбирать высокоуровневый проект модели. Все функциональные макро-файлы выполняются отсюда, вызывая простые команды контекстного меню.

Дважды щелкая по выбранным файлам, Браузер проекта выводит на экран свое содержание в соответствующем окне редактора. Во время процесса компиляции и процесса моделирования окно браузера Проекта выводит на экран все сигналы и сигнальные значения для выбранного объекта.

Окно браузера Проекта состоит из трех вкладок:

Вкладка Файлов (Files)

Верхняя часть вкладки Files показывает файлы ресурсов текущего проекта. Каждый файл представлен отдельным значком. Форма значка зависит от типа файла. В случае исходных файлов HDL и файлов диаграммы состояний, цвет и вид значков привносит дополнительную информацию о состоянии файла:



Вкладка Files показывает модули проекта, содержащиеся в различных определенных исходных файлах. Имя модуля проекта, выбранного в настоящий момент для моделирования, выведено на экран полужирным. Нижняя часть вкладки Files выводит на экран модули проекта, содержавшиеся в значении по умолчанию рабочая библиотека.

Поле списка, расположенное на самой вершине вкладки, позволяет выбирать высокоуровневый модуль проекта из списка модулей проекта, доступных в списке значений, предоставляемых по умолчанию, рабочей библиотекой. Высокоуровневый проект выведен на экран полужирным. Как обычно, возможно также выбрать высокоуровневый проект другим путем, щелкая правой кнопкой по любому из исходных файлов.

Рис. 3.10 - Окно браузера Проекта

Присоединяемые типы файлов ресурсов:

§ VHDL Source Code (vhd;vhdl;vhq;tvhd;vho;vhm;vhi), configurations, and testbenches

§ Verilog Source Code (v;vei;veo;vo;vm;vmd;vlb;vlg) and testbenches

§ C/C++ Source Code (cpp;c;h)

§ Verilog Value Change Dump (.vcd)

§ State Diagram (.asf)

§ Block Diagram (.bde)

§ BDE Symbol (.bds)

§ Waveform File (.awf)

§ List File (.lst)

§ Macro (.do)

§ SDF File (.sdf, .sdo)

§ EDIF Netlist (.edf, .edn, .edo)

§ Viewlogic Schematic (.1)

§ TCL Script (.tcl)

§ Active-CAD Test Vector (.asc)

§ Active-CAD Project (.pdf)

§ XNF Netlist (.xnf)

§ Basic Script (.bas)

§ Perl Script (.pl)

§ Drawing (.afc)

§ Bitmap (.bmp)

§ HTML Document (.htm)

§ Design Management Overview

§ Text (.*)

§ External file

Диаграмма состояний и файлы Блок-схемы выводятся на экран вместе с сгенерированным кодом. Контекстное меню, вызываемое нажатием правой кнопки мыши, внутри окна Files, позволяет произвести компиляцию всего проекта или только выбранных файлов. Оно также выполняет удаление файлов или из проекта или из диска. В случае если файлы содержат макро-файлы, можно выполнить их внутри окна вкладки Files.

Вкладка Structure Tab

Вкладка Structure Tab разделена на две части. Верхняя часть показывает иерархическую структуру высокоуровневого модуля проекта.

Нижняя часть выводит на экран объекты, определенные в пределах одной области проекта, выбранной в верхней части вкладки.

Она разделена на несколько столбцов, которые показывают:

вид объекта;

имя объекта;

его состояние в текущий момент времени (Value).

Вид объекта (сигнал, переменный (постоянный) порт, файл, сеть, регистр, параметр), обозначен соответствующим значком, выведенным на экран рядом с именем объекта. Чтобы просмотреть объекты от определенной области проекта, необходимо выбрать соответствующее ответвление иерархии в верхней части вкладки Structure.

Рис. 3.11 - Структура иерархии проекта (VHDL)

Метки, выведенные на экран рядом со значками, извлечены из исходного кода. Вы можете также просмотреть исходный код объекта или процесса, щелкнув правой кнопкой, и выбрав команду Open из контекстного меню.

У окна Structure Tab есть такие особенности редактирования как перемещение имен файлов из этого окна и их последующее копирование в окна других менеджеров.

Вкладка Resource Tab

Вкладка Resource Tab состоит из трех папок:

· Список - с файлами списка, сгенерированными во время моделирования

· Журнал - с файлами журнала Консоли, результатами моделирования, результатами компиляции

· Waveforms - с файлами менеджера Waveform editor

Можно также добавить новые папки, содержащие различные типы файлов, щелкая правой кнопкой в окне Resources. Различные типы документов выведены на экран с различными формами значка.

...