Моделі й методи системного проектування обчислювальних структур на кристалах для цифрової обробки сигналів

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Моделі й методи системного проектування обчислювальних структур на кристалах для цифрової обробки сигналів

Автореферат

дисертації на здобуття наукового ступеня доктора технічних наук

Загальна характеристика роботи

Актуальність теми. Ринок електродних засобів пропонує нові технологічні рішення актуальних задач, пов'язаних з прийманням, передаванням і перетворенням аудіо - та відеоінформації, на основі застосування SoC, NoC в кристалах PLD, ASSP, ASIC.

Одне з перших місць за привабливістю на ринку електронних технологій займає проблема створення інтелектуального інтерфейсу обробки зображень, орієнтованого на прийом, передачу, модифікацію, перегляд, фільтрацію, стиснення даних. Крім того, класс DSP-задач висуває підвищені вимоги до обчислювальних можливостей елементної бази й апаратури, на якій вони реалізуються. Це пов'язано з великим обсягом даних, обробку яких необхідно виконувати в режимі реального часу на основі паралельних або конвеєрних архітектур. Для реалізації DSP задач на ринку електроних технологій створюються спеціалізовані процесори або пристрої, з апаратною реалізацією найбільш часовитратних частин обчислювальних процесів. Вибір в якості технологічної й елементної бази цифрової системи на кристалі дозволяє уникнути застосування дорогого універсального процесора, суттєво зменшити споживну потужність, габаритні розміри, вартість з одночасним підвищенням швидкодії при якісному виконанні основних функцій, що є актуальним в епоху мобільних обчислювальних пристроів.

Висока щільність вентилів на кристалі SoC та складність реалізованих алго-ритмів створює певні проблеми при проектуванні цифрової системи на рівні RTL. Пошук нових методів і засобів потребує підвищення рівнів абстракції створюваних моделей обчислювальних процесів. Ринок програмних продуктів EDA пропонує різноманіття інструментів для найнеавтоматичного системного рівня проектування пристроїв, починаючи з спеціальних мов програмування (C++, SystemC, SystemVerilog, UML, SDL) i завершуючи графічними середовищами (Simulink, LabView, XilinxEDK), що дозволяють створювати проекти з бібліотечних компонентів. Однак пропоновані засоби не є універсальними для синтезу DSP-пристроїв, орієнтованих на конвеєну архітектуру, що дозволяє з високою швидкістю обробляти великі масиви вхідної інформації. Разом з тим при побудові довгого ланцюжка конвеєра виникає проблема узгодження та синхронізації роботи окремих операційних та керуючих блоків. Таким чином, виходячи з стану ринку актуальною слід вважати розробку моделей та методів ефективного проектування DSP-пристроїв з конвеєрною архітектурою обчислювальних процесів на сучасних технологічних конструктивах (PLD, ASSP, ASIC), структурно оформлених у цифрові системи або мережі на кристалах.

Зазначеною проблемою створення обчислювальних архітектур DSP SOC й автоматизації процесів проектування успішно займаються вчені: J. Roth, M. Breuer, M. Abramovici, Y. Zorian, P. Prinetto, J. Abraham, H. Fujiwara, I. Pomeranz, T. Nishida, X. Wang, В.П. Тарасенко, А.И. Петренко, А.М. Романкевич, Д.В. Спе-ранський, П.П. Пархоменко, Р. Убар, В.П. Чипуліс, Ю.А. Скобцов, В.Г. Тоценко, В.С. Харченко, В.Н. Ярмолік, В.А. Твердохлєбов, I. Daubechies, W. Sweldens, David S. Taubman, Majid Rabbani, G. Dimitroulakos, N.D. Zervas, G.P. Anagnostopoulos, P. Schelkens, K. Andra, C. Chakrabarti, T. Acharya, S. Baraa, J.E. Carletta, K.A. Kotteri, В.В. Соловйов, А.З.Кєеваллік

Зв'язок роботи з науковими програмами, планами, темами. Розробка основних положень дисертаційного дослідження здійснювалась у відповідності з планами НДР, програмами та договорами, що виконуються у Харківському національному університеті радіоелектроніки: 1) Договір про довгострокове науково-технічне співробітництво в галузі автоматизованого проектування з фірмою Aldec Inc. (USA), №02 від 19.11.2001 «Розробка програмних і апаратних засобів верифікації систем на кристалі, реалізованих на основі програмувальних логічних інтегральних схем»; 2) Госпдоговір із ЗАТ «Северодонецьке НВО Імпульс» «Розробка технології автоматизованого проектування відмовостійких програмно-технічних комплексів»; 3) Держбюджетна НДР «Дослідження і розробка методів, структурних і архітектурних принципів апаратних і програмних засобів швидких цифрових перетворень зображень»; 4) Держбюджетна НДР «Розробка математичних методів, алгоритмів та інструментальних засобів над-швидких перетворень зображень». При виконанні договорів автор брала участь у розробці компонентів програмно-апаратного синтезу цифрових пристроїв, реалізованих на ПЛІС, в якості консультанта.

Проблема, що розв'язується в дисертації: розв'язання протиріччя між підвищенням якості DSP-перетворення (ступінь стиснення інформації, рівень її відтворення - сигнал-шум) та суттєвим збільшенням швидкодії DSP системи за рахунок підвищення апаратної складності при реалізації кодера стандарту JPEG 2000 за технологією SoC з конвеєрною архітектурою, що працює в реальному масштабі часу, та застосування нових технологій, моделей та методів системного проектування, які дозволяють значно зменшити цикл створення виробу на кристалі - time-to-market.

Мета дослідження - розробка й апаратна реалізація моделей та методів системного проектування обчислювальних структур на кристалах при цифровій обробці сигналів в реальному масштабі часу для суттєвого підвищення швидкодії виробу на кристалі та зменшення часу його проектування.

Для досягнення поставленої мети розроблено:

системну модель кодера JPEG2000 з використанням програмного пакету MATLAB, інструментального засобу Simulink та мовного середовища верифікації проектованого пристрою високого рівня;

системну виконувану та RTL-моделі арифметичного блоку вейвлет-перетворення для кодера JPEG2000, що працює в реальному масштабі часу, з квазіоптимальними характеристиками за відношенням <якість DSP-перетворення - апаратна складність SoC>;

системну модель керуючого автомата для конвеєрної обчислювальної архітектури SoC DSP та побудований на ній метод автоматичної генерації блоків проблемно-орієнтованих керуючих пристроїв за допомогою мов опису апаратури;

метод кодування двійкових знакових матриць з апріорно невідомими статистичними характеристиками на основі зменшення структурної надлишковості відеозображення, обумовленої закономірностями у кількості серійних перепадів;

системну модель MQ-кодера, орієнтовану на апаратну імплементацію виконавчого механізму SoC DSP - перетворювача у кристал програмовної логіки на основі конвеєної архітектури обчислювальних процесів;

програму автоматичної генерації синтезованого HDL-коду на основі системної моделі керуючого автомата для SoC DSP з конвеєрною архітектурою обчислювальних процесів, поданої за допомогою мов опису цифрових проектів високого рівня (SystemC, SystemVerilog, UML);

апаратний продукт - SoC DSP фільтр, реалізований у вигляді цифрової системи на кристалі з конвеєрною архітектурою обчислювальних процесів виконавчого пристрою, керованого високошвидкісним спеціалізованим автоматом на основі лічильних структур;

моделі й маршрути тестування, верифікації та порівняння з світовими аналогами програмно-апаратних модулів цифрової системи на кристалі, що реалізує DSP кодування та декодування зображень в реальному масштабі часу на основі стандарту JPEG 2000.

Об'єктом дослідження є процеси системного проектування, технології, моделі й методи стиснення зображень JPEG2000 та їх апаратна реалізація в криста-лах програмовної логіки шляхом застосування інструментів системного проектування та HDL-мов опису апаратури.

Предмет дослідження - моделі й методи системного проектування, засоби перетворення та стиснення зображень, синтезу, моделювання та верифікації цифрових виробів на кристалах, а також програмні й апаратні засоби автоматизованої генерації компонентів SoC.

Методи досліджень, булева алгебра, теорія множин і графів, мови опису апаратури - для завдання функцій примітивів; методи технічної діагностики, моделювання, формальної верифікації, теорія цифрових автоматів - для розробки та реалізації апаратно-програмного комплексу налагодження цифрових систем на кристалах, засоби автоматизованого проектування, моделювання та верифікації від провідних компаній світу, теорія ортогональних перетворень (вейвлет-перетворення, дискретно-косинусне перетворення); теорія кодування та стиснення інформації; теорія цифрової обробки сигналів - для розробки системної архітектури кодера JPEG2000; теорія паралельних і конвеєрних обчислювальних процесів - для побудови моделей обчислювальних архітектур для вейвлет перетворень; теорія, методи, засоби проектування й імплементації цифрових систем на кристалі - для апаратної реалізації кодера JPEG2000.

Наукова новизна одержаних результатів:

1) вперше розроблено системну модель керуючого автомата на лічильних структурах для конвеєрної обчислювальної архітектури SoC DSP, що характеризується новою формою опису автомата, яка виключає необхідність використання таблиці переходів, та дозволяє автоматично генерувати синтезований HDL - код для наступної імплементації автомата в кристал;

вперше розроблено метод автоматичної генерації блоків проблемно-орієнтованих керуючих пристроїв за допомогою мов опису апаратури, що характеризується наявністю етапу автоматизованого синтезу цифрових пристроїв на кристалах з конвеєрною архітектурою та дозволяє мінімізувати цикл керування для обробки зображення;

вперше розроблено модель архітектури блоку реалізації алгоритму ЕВСОТ, яка характеризується використанням двох керуючих автоматів та структури зв'язків master-slave з реалізацією на лічильниках і автоматі Мілі, що дає можливість підвищити швидкодію кодування у 4-6 разів за рахунок значно меншої кількості станів (4) керуючих автоматів, на відміну від аналогів, які мають 24 стани;

вперше розроблено модель архітектури апаратної реалізації MQ-кодера, яка характеризується використанням асинхронного ієрархічного семикомпонентного паралельного керуючого автомата, що дає можливість спростити реалізацію функцій переходів і виходів в цілях підвищення швидкодії MQ-кодера у 4-6 разів у порівнянні з аналогами;

удосконалено системну модель кодера JPEG2000, що відрізняється виконуваністю та можливістю верифікації на стадії проведення специфікації та дозволяє виявляти алгоритмічні й архітектурні помилки на ранніх стадіях проектування;

удосконалено системну виконувану та RTL-моделі арифметичного блоку вейвлет-перетворення для кодера JPEG2000, що функціонує в реальному масштабі часу, які відрізняються квазіоптимальними характеристиками за відношенням <якість DSP-перетворення - апаратна складність SoC>, виконуваністю та організацією зберігання внутрішніх даних, що дозволяє суттєво () зменшити обсяг пам'яті для зберігання проміжних результатів вейвлет-перетворень;

удосконалено метод динамічного кодування трансформант зображень у дворівневому поліадичному просторі на основі компактного подання трансформант дискретних вейвлет-перетворень, що відрізняється формуванням кодового представлення трансформант у динамічній поліадичній системі та дозволяє суттєво () підвищити швидкодію процесу стиснення інформації після вейвлет-перетворень у порівнянні з стандартом JPEG2000;

удосконалено метод кодування двійкових знакових матриць з апріорно невідомими статистичними характеристиками на основі зменшення структурної надлишковості відеозображення, обумовленої закономірностями у кількості серійних перепадів, що відрізняється оптимальним кодуванням знаків трансформант та дозволяє суттєво підвищити швидкодію процесу стиснення інформації після вейвлет-перетворень у порівнянні з стандартом JPEG2000;

9) удосконалено системну модель MQ-кодера, орієнтовану на апаратну імплементацію виконавчого механізму SoC DSP - перетворювача у кристал програмовної логіки, що відрізняється архітектурою на основі асинхронного ієрархічного керуючого автомата та процесами взаємодії «MQ-кодер-пам'ять» і дозволяє удвічі зменшити цикл виконання операцій кодування;

удосконалено модель ентропійного кодування для стандарту JPEG2000 на основі асинхронного способу з'єднання блоків і застосування буферної FIFO-пам'яті для узгодження роботи компонентів (DWT, ЕВСОТ, MQ-кодер), що відрізняється від аналогів відсутністю єдиного керуючого модуля системи та дозволяє підвищити швидкодію кодування шляхом зменшення затримок керуючих сигналів;

удосконалено модель аналізу та розрахунку ресурсів FPGA для реалізації буферної пам'яті в цілях обміну інформацією між блоками вейвлет-перетворення та ентропійного стиснення, яка відрізняється використанням двопортових моделей буферної пам'яті й імплементацією в кристал FPGA (ВRAM i LUT), що дозволяє зменшити ресурси мікросхеми й забезпечити суттєве підвищення швидкодії ентропійного кодування та пристрою в цілому за допомогою збільшення апаратурних витрат і виконання паралельної обробки код-блоків.

Практичне значення одержаних результатів визначається тим, що:

отримані моделі й методика доведено до практичного застосування у вигляді програмного засобу автоматичного генерування синтезованого HDL-коду відповідно до системної моделі керуючого автомата для SoC DSP з конвеєрною архітектурою обчислювальних процесів, представленої мовою опису цифрових проектів високого рівня (SystemC, System Verilog, UML), що дозволяє скоротити час (x20%) проектування та верифікації синтезованого HDL-коду;

створено цифрову систему на кристалі SoC: DWT-перетворювач з конвеєрною архітектурою обчислювальних процесів виконавчого пристрою, керованого високошвидкісним спеціалізованим автоматом на основі лічильних структур, що відрізняється використанням нових моделей та методів проектування й кодування, а також апаратною реалізацією DWT-перетворення, що дозволяє суттєво підвищити швидкодію (x10) кодування та стиснення інформації на основі стандарту JPEG2000 зі збереженням високої якості зображення;

розроблено моделі й маршрути тестування та верифікації, здійснено порівняння зі світовими аналогами програмно-апаратних модулів цифрової системи на кристалі, що реалізує DSP кодування та декодування зображень в реальному масштабі часу на основі стандарту JPEG 2000;

імплементовано SoC DWT-перетворювач у плату HES2000 (VirtexE-2000), здійснено його інтеграцію з програмним продуктом Active HDL для тестування й верифікації синтезованих моделей, що дозволяє у 2-5 разів скоротити цикл проектування SoC DSP, реалізованих на ПЛІС;

5) впроваджено фактичні результати у технологічний та навчальний процеси у вигляді цифрової системи на кристалі, імплементованої у плату компанії Aldec, що дозволяє вивчати технології цифрової обробки сигналів та використовувати отримані результати в якості IP core ресурсів при розробці мультимедійних інтерфейсів в EDА-компаніях.

Обґрунтованість та достовірність наукових положень підтверджується: коректністю введених моделей, теоретичною та практичною верифікацією моделей, методів і алгоритмів, упровадженням та експлуатацією програмних і апаратних засобів DSP-перетворення, збігом результатів кодування та декодування при спільному виконанні експериментів над реальними зображеннями в розробленій та існуючих DSP-системах, позитивними оцінками вчених і спеціалістів на титульних міжнародних конференціях, присвячених проектуванню й тестуванню цифро-вих систем та мереж на кристалах.

Розробки у вигляді програмно-апаратних додатків, запропоновані в дисертації, використовуються на підприємствах: 1) Харківський національний університет радіоелектроніки, у навчальному процесі (акт впровадження від 2 грудня 2007); 2) ВАТ «АТ НДІРВ», Харків (довідка про впровадження від 17 січня 2008); 3) ЗАТ «СНВО «Імпульс», Сєвєродонецьк (акт впровадження від 7 лютого 2008); 4) Компания Aldec, USA (сертифікат про впровадження від 27 січня 2008).

Особистий внесок здобувача. Всі основні результати отримані здобувачем особисто. В роботах, опублікованих у співавторстві, автору належать: [34] - реалізація моделей, методів і алгоритмів за допомогою мови опису апаратури VHDL; [35] - реалізація моделей, методів і алгоритмів за допомогою мови опису апаратури Verilog; [1] - розробка прикладів апаратної реалізації цифрових пристроїв; [20] - моделі верифікації та діагностування цифрових пристроїв; [21] - класифікація методів тестування цифрових схем; [2] - аналіз стану ринку електронних технологій, апаратно-орієнтовані моделі цифрових виробів на системному та RTL-рівнях; [3] - моделі проектування цифрових систем на кристалах; [4] - класифікація алгоритмів моделювання цифрових систем на кристалах; [23] - алгоритми моделювання для визначення якості тестів; [5] - VHDL - модель апаратної реалізації логічних мереж та її імплементація в кристал FPGA; [6] - метод аналізу дефектів; [10] - метод моделювання дефектів при апаратній реалізації обчислювальних алгоритмів; [7] - огляд технологій проектування цифрових систем на кристалах з використанням мов опису апаратури; [11] - модель і соверифікація з використанням апаратного акселератора HES компонентів системи на кристалі для декодування зображень на основі ARM-процесора; [8] - топологічне моделювання цифрових систем на кристалі; [24] - класифікація HDL-моделей цифрових пристроїв; [9] - метод аналізу дефектів і технології проектування цифрових систем на кристалах; [12] - огляд і класифікація технологій апаратної реалізації цифрових пристроїв; [25] - верифікація апаратної моделі цифрової системи; [26] - моделі ліфтингових архітектур для апаратної реалізації в кристалах FPGA; [27] - апаратна імплементація ліфтингової архітектури вейвлет-перетворення в мікросхемах Хіlіnх FPGA; [13] - модель керуючого блоку для конвеєрних архітектур DSP-додатків цифрової обробки зображень; [28] - VHDL-модель керуючого блоку для апаратної реалізації вейвлет-перетворень; [17] - огляд методів реалізації цифрових систем на кристалах; [29] - реалізація апаратного моделювання на мікросхемах програмовної логіки FPGA фірми Хіlinх; [30] - реалізація процесора апаратного моделювання несправностей у вигляді системи на кристалі; [15] - метод синтезу HDL-моделей керуючих автоматів для цифрових пристроїв з конвеєрною архітектурою; [31] - синтез моделей та їх оптимізація для наступної реалізації в кристали FPGA, архітектурні моделі обчислювальних процесів для вейвлет-перетворення; [32] - системна модель для апаратної реалізації алгоритму стиснення зображень JPEG2000; [14] - метод кодування результатів вейвлет-перетворень на основі комбінаторної надлишковості інформації; [33] - метод компактного представления відеоданих на основі динамічного кодування трансформант зображень у дворівневому поліадичному просторі; [18] - вибір оптимального поділу матриць трансформант на підблоки для мінімізації пам'яті апаратної реалізації алгоритму кодування; [19] - метод представления знакових матриць для кодування трансформант вейвлет перетворення; [22] - метод відновлення вейвлет-трансформант, стиснутих в результаті виконання динамічного кодування у дворівневому поліадичному просторі; [36] - класифікація моделей тестування цифрових систем на кристалах; [37] - моделі тестування цифрових систем на кристалах; [38] - огляд технологій проектування цифрових систем на кристалах; [39] - методика моделювання несправностей цифрових систем; [40] - модель апаратної реалізації логічних мереж у мікросхемах програмовної логіки; [41] - методи організації обчислювальних процесів моделювання логічних систем і мереж та їх несправностей; [42] - компонентна модель аналізу та синтезу фраз і семантичних структур природної мови, призначена для проектування мікропроцесорів з використанням паралельних і конвеєрних обчислень; [43] - класифікація автоматизованих інструментів проектування й тестування цифрових систем; [44] - VHDL-модель логічної мережі; [45] - моделі й методи топологічного моделювання апаратно-орієнтованих HDL-моделей; [46] - со-верифікація моделі системи на кристалі з використанням апаратного акселератора HES компонентів; [47] - моделі й методи топологічного моделювання, верифікащї та синтезу апаратно-орієнтованих HDL-моделей RTL-рівня; [48] - топологічне моделювання цифрових систем на кристалі; [49] - огляд технологій верифікації надскладних цифрових систем; [50] - реалізація апаратно-програмної со-верифікапії пристрою за допомогою плати HES - ARM фірми Alatek; [51] - методи й засоби проектування цифрових систем на кристалах, апаратні засоби акселерації обчислювальних процесів для тестування та верифікації цифрових проектів; [52] - апаратна верифікація логічної мережі розв'язання булевих рівнянь; [53] - засоби проектування цифрових систем на кристалах за допомогою апаратної акселерації обчислювальних процесів верифікації цифрових проектів; [54] - HDL-модель для аналізу методів верифікації; [55] - моделі ліфтингових вейвлет архітектур організації обчислювальних процесів в кристалах програмовної логіки; [56] - модель апаратної реалізації алгоритму тестування; [57] - модель апаратної реалізації ліфтинтової вейвлет-архітектури фільтра Добеши в кристалах програмовної логіки; [58] - моделі пам 'яті для апаратної реалізації двовимірного вейвлет-перетворення; [59] - оптимізація розрядності представления даних для апаратної реалізації багаторівневого двовимірного вейвлет-перетворення; [60] - Simulink апаратно-орієнтована модель вейвлет-перетворення для біортогонального фільтра стандарту JPEG2000; [61] - апаратно-орієнтовані моделі вейвлет перетворення Добеши і метод їх налагодження за допомогою середовища Simulink; [16] - системна модель апаратної реалізації MQ-кодера для імплементації в кристал FPGA; [62] - метод стиснення зображень на основі компактного представлення компонент трансформант дискретних вейвлет-перетворень; [63] - метод стиснення зображень на основі поліадичного кодування трансформант ортогональних перетворень.

Апробація результатов дисертації. Основні результати роботи були представлені та обговорені на 24 конференціях: 1) 1-й Молодіжний науково-практичний форум «Інформаційні технології у 21 сторіччі», Дніпропетровськ, 2003; 2) Науково-практична конференція «Сучасні технології проектування систем на мікросхемах програмовної логіки», Харків, 2003; 3) Euromicro Symposium on Digital Systems Design: Work in Progress Session, Belek-Antalya, Turkey, 2003; 4) Міжнародна наукова конференція «Теорія й техніка передачі, прийому й обробки інформації», Туапсе, 2003; 5) The 2^th IEEE International Workshop IDAACS'2003, Lviv, 2003; 6) Міжнародна конференція «Єдиний інформаційний простір 2004», Дніпропетровськ, 2004; 7) International Conference «Modern Problems of Radio Engineering, Telecommunications and Computer Science», Lviv-Slavsco, 2004; 8) The 9^th Biennial Baltic Electronics Conference, Tallinn University of Technology, Estonia, 2004; 9) The EUROMICRO Systems on Digital System Design, Rennes, France, 2004; 10) The 2^th East-West Design and Test Workshop 2004, Alushta, Ukraine, 2004; 11) Конференція «Інформаційні технологи в освіті та управлінні», Каховка, 2004; 12) 5-а міжнародна навчально-практична конференція «Сучасні інформаційні й елект-ронні технології», Одеса, 2004; 13) The 11th International Conference «Mixed Design of Integrated Circuits and Systems», Szczecin, Poland, 2004; 14) The 8th International Conference CADSM'2005, Lviv, 2005; 15) 6-а міжнародна науково-практична кон-ференція «Сучасні інформаційні й електронні технології», Одеса, 2005; 16) The 12th International Conference «Mixed Design of Integrated Circuits and Systems», Krakow, Poland, 2005; 17) The 3rd East-West Design and Test Workshop, Odessa, Ukraine, 2005; 18) The 10^th IEEE European Test Symposium, Tallinn, Estonia, 2005; 19) The International Conference Modern Problems of Radio Engineering, Telecommunications and Computer Science (TCSET'2006), Lviv-Slavske, 2006; 20) The 13th International Conference «Mixed Design of Integrated Circuits and Systems», Gdynja, Poland, 2006; 21) The 4rd East-West Design and Test Workshop, Sochi, Russia, 2006; 22) Перша міжнародна наукова конференція «Глобальні інформаційні системи. Проблеми й тенденції розвитку», Харків-Туапсе, 2006; 23) The 9^th International Conference «The Experience of Designing and Application of CAD Systems in Microelectronics», Polyana, 2007; 24) The 5rd East-West Design and Test Symposium (EWDTS'07), Yerevan, Armenia, 2007; 25-26) International Conference Modern Problems of Radio Engineering, Telecommunications and Computer Science, 2008, Lviv-Slavske, Ukraine.

Публікації. Результаты наукових досліджень відбиті у 63 друкованих працях, серед яких: 2 книги, 33 статті, опубліковані у фахових виданнях, що входять до переліків, затверджених ВАК України, а також 28 матеріалів у збірниках праць наукових конференцій.

Структура й обсяг дисертації. Дисертаційна робота містить 266 сторінок, 139 рисунків, 44 таблиці. ЇЇ структура включає: вступ, 6 розділів із висновками, загальний висновок, список використаних джерел із 248 назв на 22 сторінках та 5 додатків на 44 сторінках.

Основний зміст

Вступ містить обґрунтування актуальності проблеми, що розв'язується; формулювання мети, об'єкта і задач дослідження; визначення наукової новизни та практичної значущості отриманих результатів, відомості про їх апробацію та реалізацію, характеристику публікацій.

Перший розділ «Технології DSP i цифрові системи на кристалах» присвячено аналізу: ринку електронних технологій, досягнень мікроелектроніки в частині різноманіття кристалів (chipsets), що виробляються, а також їх функціональних можливостей, орієнтованих на вирішення проблем проектування цифрових систем на кристалах; DSP - моделей та методів, що використовуються для кодування та стиснення зображень; існуючих маршрутів системного проектування й верифікації цифрових виробів.

Функція мети (Z) - мінімізація часових витрат, необхідних для розробки та проектування системних і RTL-моделей цифрових пристроїв з конвеєрною архітектурою, синтезу й апаратної (H) реалізації моделей, що не мають перевищувати допустимий дозволений об'єм кристалу при збереженні заданої якості функціональності пристрою (F), пов'язаної з цифровою обробкою сигналів в реальному масштабі часу при допустимій якості DSP-перетворень на основі стандарту JPEG 2000.

У другому розділі «Ліфтинг-архітектура вейвлет-перетворень для стандарту JPEG 2000» запропоновано удосконалену системну модель кодера JPEG2000, удосконалені системну виконувану і RTL-моделі арифметичного блоку вейвлет-перетворення для кодера JPEG2000, що функціонує в реальному масштабі часу. Для перетворень даних (зображення, звук) використовуються біортогональні вейвлети. Властивість біортогональності дозволяє отримати симетричні лінійні схеми прямого й зворотного перетворення.

Для виконання вейвлет-перетворення даних, представлених таблицею, що містить елементів з нумерацією від О до , використовується біортогональний банк 5/3 (перше число відповідає кількості коефіцієнтів імпульсної характеристики низькочастотного фільтра, друге - високочастотного фільтра).

Коефіцієнт підсилення може бути обчислений за формулою, де - DC нульова частота; - Nyquist максимальна частота, що визначаються у відповідності з виразами.

Системна архітектура пристрою кодера JPEG2000 складається з блоків, що виконують перетворення й кодування вхідної інформації, та блоків пам'яті, в яких зберігаються проміжні дані між блоками. Керування апаратним блоком кодування JPEG2000 здійснюється зовнішнім мікропроцесором, задачами якого є передавання даних на вхід пристрою, зчитування кодованого потоку даних, формування файлу. Кодер JPEG2000 містить блоки, описані нижче.DWT - здійснює послідовне, убудоване в кристал, багаторівневе вейвлет-перетворення. Кодер JPEG2000 складається з декількох блоків MQ-кодера, що функціонують паралельно, для підвищення швидкості стиснення інформації. Вхідний буфер (FIFO) - це пам'ять невеликого об'ему, призначена для забезпечення безперервного надходження даних до блоку DWT і автономності функції прийому даних кодером JPEG2000. Буфер пам'яті для піддиапазону LL зберігає значення коефіцієнтів між рівнями DWT-перетворення. Розмір буфера не перевищує ј розміру Tile. Вхідний буфер MQ-кодера дозволяє перетворювати та зберігати інформацію для MQ-кодерів. Пам 'ять складається з 4 банків, кожний з яких має дві частини розміром - розмір код-блоку для MQ-кодера. По черзі дані з однієї частини обробляються MQ-кодером, а друга заповнюється блоком DWT-перетворення.

Вихідний буфер (FIFO) використовується для зберігання інформації, сформованої MQ-кодерами, до зчитування її зовнішнім процесором. Стиснення JPEG2000 є симетричним, тобто використовує для компресії та декомпресії одні й ті ж самі базові алгоритми, тому декодер JPEG2000 складаєгься з аналогічних кодеру блоків.

Запропоновано архітектури апаратної реалізації кодера і декодера стандарту JPEG2000, компонентами яких є блоки DWT та IDWT-перетворень. Архитектура блоків DWT (рис. 2) та IDWT враховує властивості й особливості стандарту стиснення зображень JPEG2000.

Відповідно до політики стандарту JPEG обробка зображення здійснюється блоками (tile). Розмір блоку дорівнює, де N ціле додатне число. Блок не зберігається цілком у внутрішній пам'яті мікросхеми, а зчитується поелементно у процесі виконання першого рівня перетворення. На наступних рівнях перетворення вхідні значения зчитуються з буфера LL Його розмір у 4 рази менше розміру оброблюваного блоку, тобто архітектура має більш, ніж у 4 рази менший об'єм пам'яті у порівнянні з архітектурою block-based. Для запропонованої архітектури кількість операцій зчитування дорівнює: Архітектура не містить адресного блоку для звертання до пам'яті, оскільки результати не записуються у зовнішню пам'ять, а передаються далі для виконання стиснення MQ-кодером. Розмір буфера пам'яті для LL піддиапазону дорівнює, де n-це розмір коефіцієнтів піддіапазонів а залежить від розміру tile I дорівнює однієї чверті мінус довжина конвеєра DWT-перетворення:

Для запропонованих архітектур апаратної реалізації блоків DWT-та IDWT перетворень створено виконувані моделі в середовищі Simulink.

Реалізована засобами Simulink, загальна схема для N рівнів DWT-перетворення, що містить блок однорівневого 2D DWT і буферної пам'яті для LL піддіапазону, наведена на рис. 3 а). Введення елементів вихідногозображення та виведення результатів здійснюється через робоче середовище системи Matlab. Пристрій мае два виходи: L, H. Через перший вихід по черзі передаються значення LL, LH піддіапазонів, через другий - HL, HH піддіапазонів. На рис. 3 б) наведена архітектура блоку DWT block для банку фільтрів 5/7. Mux2-здійснює вибір вхідних значень із зовнішнього буфера (data) або з буфера LL-піддіапазону (LL_in); Row_buffer - буфер рядка, що являє собою трьох елементний зсувний регістр, який формує одночасно три значения на виході; Row_Arithmetic та Column_Arithmetic - блоки, що реалізують 1D DWT - перетворення при обробці зображення по рядках та стовпцях; L-mem та H-mem - пам'ять для зберігання низькочастотних і високочастотнихрезультатів одновимірного DWT-перетворення, після виконання обробки по рядках; Subsystem - блок контролю, що формує керуючі сигнали системи. Практичне значения розділу полягає у реалізації системного підходу до проектування DSP пристроїв DWT-перетворення. Виконувана модель пристрою спрощує та дозволяє автоматизувати процес створення синтезованого HDL-коду.

Третій розділ «Стиснення відеоданих на основі кодування трансформант» містить удосконалений метод динамічного кодування трансформант зображень у дворівневому поліадичному просторі на основі компактного зображення транс-формант дискретних вейвлет-перетворень, удосконалений метод кодування двійко-вих знакових матриць з апріорно невідомими статистичними характеристиками на основі зменшення структурної надлишковості відеозображення.

Трансформанти ортогональних перетворень на відміну від початкових блоків зображень мають комбінаторну надлишковість, яка усувається методами поліадичного кодування. У цьому випадку масив даних розглядається як поліа-дичне число, для якого будуєгься змішана система основ.

Для додаткового підвищення обсягу комбінаторної надлишковості, що зменшується, та виключення переповнення рівномірної кодограми пропонуєть-ся організовувати комбіноване поліадичне кодування. Зазначене кодування базується на комбінованому використанні поліадичних кодів окремих стовпців і поліадичних кодів декількох стовпців (усієї трансформанти). Така комбінація дозволяє процесу кодування адаптуватися до структурних особливостей кожного блоку даних.

Комбіноване поліадичне кодування відповідає процесу вибору стовпців трансформанти, для яких вираховуєгься один загальний код. Для решти стовпців код визначається окремо. Відбір стовпців трансформанти, для яких формується загальний код, здійснюється на основі нерівності - вибіркова кількість стовпців з трансформанти ДКП, - основа узагальненого поліадичного числа, яка визначається як мінімальне значення з двох максимумів-го рядка та k-го стовпця трансформанти.

Для порівняльної оцінки ефективності існуючих (JPEG, JPEG2000) і розробленої (поліадичного кодування - ПК) технологій стиснення здійснювалась експериментальна обробка реалістичних зображень. Було виявлено, що: 1) середні значення коефіцієнта стиснення зображень в режимі без втрати якості для ПК змінюються від 2 до 3,5 разів у залежності від ступеня насиченості фрагментів зображень; 2) значення коефіцієнта стиснення в режимі контрольованих втрат якості для високо-, середньо - та низьконасичених зображень досягає відповідно 30, 80 та 100 разів.

Запропоновано метод стиснення зображень на основі компактного представлення компонент трансформант дискретних вейвлет-перетворень (). Формування кодового зображення трансформант здійснюється в динамічній поліадичній системі. У цьому випадку додаткове збільшення ступеня стиснення досягається в результаті зменшення обсягів службових даних. В цілях зменшення об'єму проміжного запам'ятовуючого пристрою пропонується вибирати кількість стовпців у трансформанті, що дорівнює (трансформанта будується по стовпцях). В результаті отримуємо двовимірний масив розміром

елементів,;, де - - а компонента-го масиву компонент трансформанти; - індекс масиву, що вказує на його положення у трансформанті (номер черги обробки). Для початкового масиву; - кількість масивів, на які розділяється трансформанта Y. У відповідності з особливостями поліадичного кодування трансформант для масиву формується система основ:,;, де - основа -го елементу -го масиву компонент трансформанти. Для зменшення обсягу службових даних пропонуегься формувати систему основ масиву з урахуванням системи основ попереднього масиву.

Значення кода-номера для диференціиального поліадичного числа зменшується у порівнянні зі значенням кода-номера абсолютного поліадичного числа.

Розроблено метод динамічного стиснення трансформант у дворівневій системі основ, що забезпечує обробку першого масиву та - го масивів компонент трансформанти. Метод забезпечує додаткове підвищення ступеня стиснення без внесення похибки з урахуванням обмежень на обчислювальну складність алгоритму. Запропоновано метод кодування двійкових матриць з апріорно невідомими статистичними характеристиками. Стиснення достягається за рахунок скорочення структурної надлишковості, обумовленої закономірностями у кількості серійних перепадів.

При реалізації технології стисненння, основаної на dwt-перетвореннях, службовими даними є масиви U двійкових даних, що містять інформацію про знаки компонент трансформант:

Для реалізації рекурентного кодування розроблено систему виразів, що дозволяє визначити ваговий коефіцієнт елемента через ваговий коефіцієнт попереднього елемента.

Виконана експериментальна обробка масивів двійкових даних на основі розробленого подання показала, що коефіцієнт стиснення змінюється у межах від 1,7 до 2,5 разів у залежності від класу зображення. Розроблено метод відновлення зображень без внесення похибки, оснований на динамічному декодуванні дворівневих поліадичних кодових конструкцій. Процес відновлення розділяється на дві дії: обробка службової та інформаційної частин кодових комбінацій стисненого зображення. При цьому для забезпечення заданої достовірності необхідне точне відновлення службових даних, до яких відносяться двійкова матриця, що зберігає інформацію про належність -ї компоненти трансформанти до абсолютного або диференціального поліадичного простору, та двійкова матриця - відповідно інформацію про знаки компонент трансформанти. Процес відновлення двійкових матриць зводиться до отримання масивів U на основі кодів:, де - оператор структурного декодування на основі значень кодів та кількості серійних перепадів; Найбільша кількість операцій при відновленні елементів двійкових матриць витрачається на обчислення факторіальних виразів при визначенні вагового коефіцієнта. Для скорочення кількості операцій здійснюється рекурентне декодування структурних кодових конструкцій на основі урахування залежності між ваговими коефіцієнтами сусідніх двійкових елементів (у напряму від старших до молодших).

У четвертому розділі «Синтез моделей керуючих автоматів для SoC-фільтрів з конвеєрною архітектурою» запропоновано нову системну модель керуючого автомата на лічильних структурах для конвеєрної обчислювальної архітектури SoC DSP та оснований на ній метод автоматичної генерації блоків проблемно-орієнтованих керуючих пристроїв за допомогою мов опису апаратури.

Сучасні пристрої цифрової обробки сигналів являють собою конвеєр з керуючим автоматом (рис. 4), що підраховує кількість оброблених елементів і формує керуючі сигнали у виняткових ситуаціях: перший або останній елемент, перший або останній рядок зображення.

Запропоновано новий клас моделей керуючого автомата, який спеціалізується на конвеєрному типі обчислень для DSP. Така модель цікава тим, що вона не має керуючих вхідних сигналів, за виключенням входу синхронізації та скидання керуючого автомата у початковий стан (reset), та по суті є моделлю автомата Мура:

Часто для підвищення швидкості роботи пристрою вихідні функції доповнюються вихідним регістром (рис. 6). Це дозволяє зробити роботу пристрою більш стійкою до змагань, завдяки діленню логічного шляху, підвищити максимальну робочу частоту всього пристрою, включаючи й керуючий автомат. Мінімальний робочий період пристрою залежить тільки від найдовшого шляху «Register to Register» та описується формулою:

При обробці двовимірних даних, зображень, відеоінформації керуючиий блок повинен мати два лічильники: 1) Cч1 - для підрахунку стовпців матриці; 2) Сч2 - для підрахунку стовпців матриці, якщо дані обробляються рядками. У протилежному випадку - призначення лічильників змінюється. Модель такого керуючого блоку може бути зображена у вигляді мережі автоматів (рис. 7). Мережа з двома автоматами задається вектором: Тут параметри мережі: 1) вхідний алфавіт Z={reset}; 2) множина компонентних автоматів мережі:,; 3) функції переходів для даних автоматів:; 4) W - вихідний алфавіт мережі; 5) множина функцій з'єднання компонентних автоматів мережі, представлена однією функцією:; 6) множина вхідних функцій: багатокомпонентних автоматів мережі; 7) вихідна функція мережі. Схема структурної моделі мережі, до якої входять два автомати, зображена на рис. 8. Блоки та реалізують перший лічильник Сч1, блоки та - другий лічильник Сч2 Комбінаційний блок реалізує функцію з'єднання двох компонентних автоматів Сч1 та Сч2 Сукупний автомат має три види вихідних функцій: - залежить від стану автомата Сч1; - від стану автомата Сч2; - від станів автоматів Сч1та Сч2:; Функціям збудження і відповідають комбінаційні схеми, і, реалізовані в кристалі програмовної логіки FPGA. Як і для автомата з одним лічильником, мінімальний робочий період буде дорівнювати максимальному шляху:

П'ятий розділ «Моделі апаратної реалізації арифметичного кодування» містить нову модель архітектури блоку реалізації алгоритму ЕВСОТ, нову модель архітектури апаратної реалізації MQ-кодера, удосконалену системну модель MQ-кодера, удосконалену модель ентропійного кодування для стандарту JPEG2000 на основі асинхронного способу з'єднання блоків та застосування буферної FIFO-пам'яті, удосконалену модель аналізу та розрахунку ресурсів FPGA для реалізації буферної пам'яті в цілях обміну інформацією між блоками вейвлет-перетворення та ентропійним стисненням.

Алгоритм ентропійного кодування у JPEG2000 складаєгься з двох стадій: ЕВСОТ і MQ-кодер. ЕВСОТ виконує сканування бітових площин коефіцієнтів, отриманих в результаті DWT-перетворення, та формує пари значень: контекст (CX) та рішення (D), які подаються далі на MQ-кодер. На основі контексту MQ-кодер формує імовірність біта даних D для виконання арифметичного кодування вхідної інформації. Запропонований у дисертації пристрій апаратного кодування зображень за стандартом JPEG2000 містить три основних блоки: DWT, EBCOT, MQ-coder. Ha відміну від архітектури Andra, де основне керуваня здійснюєгься глобальним контролером, кожний з цих блоків функціонує в автономному асинхронному режимі, незалежно від інших. Зв 'язок між блоками реалізовано через компоненти буферної пам'яті, побудовані за принципом FIFO (рис. 9). Операційний блок функціонує, якщо його вхідний буфер містить інфор-мацію, а у вихідному буфері є місце для запису результатів роботи. У протилежному випадку робота блоку призупиняється до моменту виконання умов функціонування. Зміною розміру буферної пам'яті FIFO та частоти функціонування кожного операційного блоку можна досягти оптимальної швидкості роботи пристрою. Передбачається, що кожний блок відповідає одному частотному піддіапазону. Для підвищення швидкості роботи пристрою окремий модуль ентропійного кодування реалізується для кожного код-блоку.

Масив коефіцієнтів, що формується в результаті DWT-перетворення, розбивається алгоритмом ЕВСОТ на код-блоки форматом 32x32 елементи. Кожна бітова площина має розмір 32*32=1024 біти. Сканування інформації здійснюєгься відповідно до шаблону за бітовими плотинами, починаючи зі старшої. Кожний код-блок зображується у вигляді тривимірного масиву з послідовністю бітів цілих чисел у третьому вимірі, де m-розрядність коефіцієнтів, що формуються DWT-перетворенням.

Для реалізації буферної пам'яті, яка формує та зберігає вхідні дані для алгоритму ЕВСОТ, запропоновано використовувати виділені блоки пам'яті BRAM мікросхем Xilinx Virtex-E або Virtex-II. Розмір виділеного блоку пам'яті дорівнює 4096 та 16384 відповідно. Кількість блоків BRAM для створення одного банку пам'яті для зберігання однієї бітової площини одного частотного піддіапазону результатів DWT - перетворення визначається формулою, де - кількість блоків пам'яті; - розмір блоку Tile; - розмір блоку BRAM. Пропонується записувати в один блок BRAM дані для всіх чотирьох частотних діапазонів, підвищуючи, таким чином, ефективність використання пам'яті. Зчитування інформації з пам'яті здійснюється послідовно. Тому одночасно можна використовувати тільки 4 блоки ентропійного кодування - по одному на кожний частотний діапазон. Реализована на виділених блоках архітектура буферної пам'яті дозволяє економити ресурси мікросхеми за рахунок неможливості виконання паралельного кодування декількох код-блоків з одного частотного діапазону, що приводить до зменшення швидкодії блоку ентропійного кодування в цілому. Буферна пам'ять може бути також створена на ресурсах розподіленої пам'яті, реалізованої на LUT. Один LUT відповідає пам'яті розміром 16x1. Буферна пам'ять одного код-блоку може бути представлена двома банками пам'яті, розміром 32x4. Реалізувати кожний банк вигідніше на розподіленій пам'яті з конфігурацією 128х1, для якої необхідні 8 таблиць перетворення LUT Буфер для одного код-блоку, що складається з двох компонентів, розмірністю 128х1 біт, потребує 16 блоків LUT. Тоді кількість блоків LUT для бітової площини одного банку буферної пам'яті під діапазонів LH, HL, HH.

Регістр виконує зсув даних ліворуч на 5 позицій. Буферна пам'ять містить результати DWT-перетворення. Блок УБ1 виконує основні операції роботи з буферною пам'яттю, відслідковування номера скановуваної бітової площини, визначення режиму проходження сканування. Функції керування розподілені між двома автоматами, один з яких (УБ1) створений на двох лічильниках, а другий (УБ2), що має 4 стани, входить до складу моделі блоку ЕВСОТ. Такий підхід до реалізації декількох невеликих автоматів замість одного складного на 24 стани дозволяє суттєво підвищити робочу частоту та швидкодію пристрою. Модуль АЛП містить декілька блоків, що реалізують кожний з проходів сканування: SPP, MRP, CUP. Операції здійснюються за допомогою комбінаційних схем, вибір результатів здійснюється блоком УБ2, у залежності від проходу сканування, який визначається УБ1. В АЛП реалізуються чотири операції кодування: ZC (Zero Coding - нульове кодування) SC (Sign Coding - кодування знаку), MRC (Magnitude Refinement Coding - уточнююче кодування модуля), RLC (Run-Length Coding - кодування змінної довжини). Для запису результату роботи алгоритму ЕВСОТ використовується дворівнева буферна пам'ять. Перший рівень являє собою декілька регістрів, в які можна одночасно записувати до трьох пар контекст/дані (CX, D).

Таким чином, перевагою цього підходу є можливість запису результату виконання будь-якої операції сканування за один такт. Потім ці дані послідовно заносяться до буферної пам'яті, побудованої за архітектурою FIFO, яка складається з двох банків, що містять контекст CX і значення D. Для керування використовується блок, який складається з двох паралельних автоматів Мура, що відповідають за операції запису та зчитування. Запис даних здійснюється за допомогою пристрою ЕВСОТ, а зчитування - MQ-кодером.

MQ-кодер реалізує алгоритм адаптивного арифметичного стиснення, виконуючи кодування найбільш і найменш значущих даних на основі пари [D - значення, СХ - контекст], генерованої алгоритмом ЕВСОТ в результаті сканування бітових площин. Запропонована модель апаратної реалізації МО-кодера містить ієрархічний керуючий автомат FSM, оснований на 7 компонентних автоматах, та операщйний автомат ALU що складається з двох блоків: АЛП регістрів (ALU Register) і АЛП умов (ALU Condition). АЛП регістрів містить такі компоненти: A, C, I, MPS, CT, B, BP. Крім того, до складу пристрою входить лічильник L, який підраховує кількість байтів коду, генерованого на даний момент; буфер T часових даних. Піднімальний лічильник СТ ідентифікує точку (=0), в якій частково генеровані біти коду переносяться з регістру С до буфера часових байтів Т. В АЛП також містяться таблиці константних значень: Qe, NMPS, NLPS Моделі операційних блоків регістрів A, C, BP, B, CT можуть бути представлені за допомогою автомата Мура класу С та визначаються вектором, де - множина станів і - сукупність вихідних сигналів ідентичні та відповідають множині значень, що приймаються пристроєм; - сукупність вхідних сигналів: значения даних і керуючі сигнали, що визначають вибір операції; - функція переходів; - функція виходів. Модель операційного автомата для регістру С представлена функціями переходів і виходів. В розділі також описані моделі операційних автоматів для регістрів. У програмному засобі Simulink моделі регістрів реалізуються М-функціями з елементами затримки, а моделі регістрів I та MPS - блоками пам'яті, описаними S-функціями. АЛП для обчислення умов реалізується за допомогою комбінаційної схеми, де вхідними змінними є виходи регістрів з відповідного АЛП. Керуючий блок реалізується за допомогою ієрархічних автоматів, побудованих на основі взаємопов'язаних процедур алгоритму MQ-кодера. Модель пристрою являє собою асинхронний автомат, де кожний компонент функціонує незалежно від інших і взаємодіє з ними тільки за допомогою керуючих сигналів, що ініціюють початок і закінчення процедури. Ієрархічний керуючий блок є мережею автоматів, модель якої визначається вектором.

У шостому розділі «Моделі апаратної реалізації кодера JPEG2000» запропоновано моделі й апаратну реалізацію багаторівневого 2D DWT перетворення та кодера JPEG2000, призначеного для виконання операцій кодування та стиснення даних при передачі інформації у цифровому форматі. Виконано аналіз залежності збереження якості зображення від розрядності коефіцієнтів і даних для двовимірного DWT перетворення Добеши 9/7, що дозволяє вибрати квазіоптимальну конфігурацію апаратури в залежності від заданої якості. Розроблено повний цикл апаратної імплементації та тестування цифрової системи на кристалі FPGA Xilinx Virtex-E, починаючи з системного рівня і завершуючи верифікацією функціональностей окремих блоків і кодера JPEG2000 в цілому за допомогою плати апаратного прискорення HES.

Для об'єктивного вимірювання якості сигналів використовуються: се-редньоквадратична похибка (RMSE - root mean square або MSE - Mean Squared Error); співвідношення сигнал-шум (SNR - Signal To Noise Ratio) або пікове співвідношення сигнал-шум (PSNR - Peak Signal To Noise Ratio). Одиницею вимірювання SNR та PSNR є dB.

Для апаратної реалізації арифметичного блока DWT-перетворення використовується виконувана структурна модель, реалізована в редакторі Simulink. Модель арифметичного блока складається з елементів з затримками, що здійснюють множення та складання функцій, а також мультиплексування. Всі блоки, що складають схему, легко кодуються за допомогою мов опису апаратури VHDL і Verlog. На рис. 14 показано вплив підвищення якості апаратури на розмір і робочу частоту проектованого цифрового пристрою. На діаграмі розмір і частота перетворювача вимірюються у відсотках відносно максимального отриманого значения. На основі виконаних обчислювальних експериментів запропоновано оптимальну конфігурацію архітектури с точки зору <якість зображення - розмір апаратури - максимальна частота пристрою>. Розроблено VHDL-модель арифметичного блоку для спеціалізованого цифрового пристрою DWT-перетворення, орієнтованого на його імплементацію у силіконовий кристал FPGA Xilinx Virtex-E. Для тестування й верифікації DWT-модуля використовувалась модель системного рівня, реалізована в програмі Simulink.