Моделі й методи системного проектування обчислювальних структур на кристалах для цифрової обробки сигналів

Розроблено архітектуру VHDL-моделі кодера JPEG2000. Наведено схему його підключення до більш складної мультимедійної системи з шинною архитектурою. Виконано імплементацію пристрою у мікросхему програмовної логіки Xilinx Virtex-E, що дозволяє суттєво підвищити швидкість виконання часовитратних операцій кодування та стиснення інформації у порівнянні з існуючими програмними аналогами JPEG2000. Здійснено процедури тестування й верифікації RTL VHDL-моделей DWT-блоку та кодера JРЕС2000 на основі розроблених ієрархічних моделей із застосуванням засобів Matlab, Simulink, ActiveHDL, PLI, DVM, які використовують базовий системний тест в якості ядра на всіх рівнях проектування, що дозволяє суттєво скоротити час верифікації, а отже, зменшити цикл проектування цифрової системи на кристалі. Для прискорення процесу тестування та виконання апаратної верифікації використовується розроблена польською фірмою Alatek плата апаратного прискорення HES - Hardare Embedded Simulator. Запропоновано удосконалену інфраструктуру сервісного обслуговування функціональностей DSP SoC що відрізняєгься мінімальним набором процесів убудованого діагностування в реальному масштабі часу та дає можливість реалізовувати такі сервіси, як тестування функціональностей на основі генерованих вхідних послідовностей (Automated Test Pattern Generator) i аналіз вихідних реакцій Signature Analizer; діагностування з заданою глибиною пошуку дефектів шляхом використання мультизонда стандарту IEEE 1500; моделювання (Fault Simulator) несправностей в цілях забезпечення виконання перших двох процедур на основі таблиці несправностей (Fault Detection Table). Узагальнена структура синтезу Testbench наведена на рис. 15 и містить генератор HDL-коду, призначений для тестування та верифікації функціональностей на стадії розробки проекту. Основана на регістрі граничного сканування процедура діагностування використовує інформацію з таблиці несправностей (ТН), що являє собою множину дефектів, покритих тестовими наборами. Отримана з таблиці несправностей кон'юнктивна нормальна форма трансформується у ДНФ за допомогою еквівалентних перетворень (логічне множення, склеювання та поглинання). В результаті утворюється булева функція, де терми - логічні добутки - являють собою повну множину рішень у вигляді сполучення дефектів, які дають по виходах SoC вектор експериментальної перевірки V:

Запропонований метод діагностування відрізняється від відомих компактним записом (у вигляді ДНФ) досить об'ємної таблиці несправностей. Процес визначення діагнозу зводиться до технологічної та швидкодіючої, убудованої в кристал процедури моделювання термів при заданих початкових умовах (нульових значеннях змінних, що визначають неможливість існування відповідних дефектів цифрової системи на кристалі). Метод дозволяє знаходити дефекти будь-якої кратності або фіксувати факт неможливості існування у схемі будь-якого сполучення з наведених у таблиці несправностей. Цілісне зображення дисертаційного дослідження має ієрархічну структурну організацію, наведену на рис. 16. Розроблено апаратно-орієнтовані моделі системного рівня та методи цифрової обробки сигналів, у яких в якості початкової вербальної інформації представлено стандарт JPEG 2000, що регламентує основні технічні умови та бажані вихідні характеристики DSP SoC.

У додатках наведено інструменти ESL-рівня проектування, М-код генератора HDL-коду для керуючого блоку, M-функцію для обчислення значення PSNR, VHDL - модель багаторівневого 2D DWT перетворювача та документи, що підтверджують впровадження результатів дисертації.

Висновки

Отже, внаслідок досліджень, присвячених розв'язанню важливої науково-технічної проблеми, яка має практичне значення для інформаційних інтерфейсів комп'ютерних систем та мереж і полягає у вирішенні протиріччя між підвищенням якість DSP-перетворення (ступінь стиснення інформації, рівень її відтворення - сигнал-шум) та суттєвим збільшенням швидкодії DSP-системи за рахунок підвищення апаратної складності при реалізації кодера стандарту JPEG 2000 за технологією SoC з конвеєрною архітектурою, яка функціонує в реальному масштабі часу, та застосування нових технологій, моделей та методів системного проектування, які дозволяють значно зменшити цикл створення виробу на кристалі (time-to-market), було отримано такі наукові результати:

Нова системна модель автомата керування на лічильних структурах для конвеєрної обчислювальної архітектури SoC DSP, що характеризується формою представлення автомата і дозволяє автоматично генерувати синтезований HDL код для імплементації пристрою в кристал.

Новий метод генерації блоків проблемно-орієнтованих керуючих пристроїв за допомогою мов опису апаратури, що характеризується автоматизацією процедур синтезу HDL-коду моделей керуючих автоматів і дозволяє мінімізувати цикл керування для обробки зображення.

Нова архітектурна модель блоку реалізації алгоритму ЕВСОТ, що базується на двох автоматах керування і характеризується структурою зв'язків «головний-підлеглий» («master-slave») з реалізацією їх на лічильниках і автоматі Мілі. Це дає можливість підвищити швидкодію кодування у 4-6 разів завдяки суттєвому зменшенню кількості станів керуючих автоматів.

Нова архітектурна модель апаратної реалізації MQ-кодера на основі асинхронного ієрархічного мультикомпонентного паралельного керуючого автомата, яка дає можливість суттєво підвищити швидкодію MQ-кодера (у 4-6 разів) за рахунок спрощення реалізації функцій переходів і виходів.

Удосконалена в частині структури системна модель кодера JPEG2000, що відрізняється виконуваністю та можливістю верифікації на стадії введення специфікації, дозволяє діагностувати алгоритмічні та архітектурні помилки на ранніх стадіях проектування.

Удосконалені моделі арифметичного блоку вейвлет-перетворення різних рівнів деталізації для кодера JPEG2000, який функціонує в реальному масштабі часу. Моделі мають квазіоптимальні характеристики за відношенням <якість DSP - перетворення-апаратна складність SoC>, відрізняються виконуваністю та способом організації зберігання внутрішніх даних, що дозволяє удвічі зменшити обсяг пам'яті для зберігання проміжних результатів вейвлет-перетворень.

Удосконалений метод динамічного кодування зображень у дворівневому поліадичному просторі, оснований на використанні динамічного та дворівневого принципів побудови поліадичної системи основ, поєднанні абсолютного та диференціального поліадичного подання окремих частин трансформанти, що дозволяє суттєво підвищити швидкодію стиснення інформації після вейвлет-перетворень у порівнянні зі стандартом JPEG2000.

Удосконалений метод кодування двійкових знакових матриць з невідомими статистичними характеристиками, який ураховує закономірностіу кількості серійних перепадів і забезпечує оптимальне кодування трансформант, що дозволяє суттєво підвищити швидкодію стиснення інформації після вейвлет-перетворень у порівнянні з стандартом JPEG2000.

Удосконалена структурна модель MQ-кодера системного рівня, орієнтована на апаратну реалізацію операційного автомата SoC DSP-перетворювача в кристалі програмовної логіки, що відрізняється архітектурою та процесами взаємодії «MQ-кодер - пам'ять» і дозволяє удвічі зменшити цикл виконання операцій кодування.

Удосконалена модель процесу ентропійного кодування для стандарту JPEG2000 на основі асинхронного з'єднання блоків і застосування буферної FIFO-пам'яті, що на відміну від аналогів не потребує единого керуючого модуля системи та дозволяє підвищити швидкодію кодування шляхом зменшення затримок керуючих сигналів.

Удосконалена модель структурного аналізу та розрахунку ресурсів кристалу для реалізації буферної пам'яті обміну інформацією міжблоками вейвлет-перетворення та ентропійного стиснення, що на відміну від аналогів використовує двопортові моделі пам'яті, імплементована в кристал FPGA, дозволяє зменшити апаратні ресурси мікросхеми, забезпечити суттєве підвищення швидкодії ентропійного кодування та функціональності в цілому за допомогою паралельної обробки кодових блоків.

Запропоновані моделі та методи реалізовано у вигляді програмних засобів автоматичного створення синтезованого HDL-коду за системною моделлю автомата керування для SoC DSP з конвеєрною архітектурою обчислювальних процесів, що дозволяє скоротити час проектування та верифікації синтезованого HDL-коду.

Створено обчислювальну систему на кристалі SoC DWT-перетворювача з конвеєрною архітектурою виконавчого пристрою, що керується високошвидкісним спеціалізованим автоматом на основі лічильних структур. Система відрізняється використанням нових моделей та методів проектування й кодування, а також апаратною реалізацією DWT-перетворення, що дозволяє значно підвищити швидкодію кодування та стиснення інформації на основі міжнародного стандарту JPEG2000 зі збереженням високої якості зображення.

Розроблено функціональні моделі та маршрути тестування, верифі-кації, а також здійснено порівняння зі світовими аналогами програмно-апарат-них компонентів цифрових систем на кристалах, що реалізують DSP кодування, стиснення та декодування зображень в реальному масштабі часу на основі стандарту JPEG2000.

Імплементовано компоненти SoC DWT - перетворювача в кристал VirtexE-2000, здійснено їх інтегацію з програмним продуктом Active HDL для тестування та верифікації синтезованих моделей, що дозволяє у 2-5 разів скоротити час проектування SoC DSP, реалізованих на ПЛІС.

Впроваджено основні практичні та наукові результати в технологічний та навчальний процеси у вигляді цифрової системи на кристалі, імплементованої у HES-плату компанії Aldec, що дозволяє використовувати IP-core ресурси при розробці мультимедійних інтерфейсів в EDA-компаніях, які створюють обчислювальні та комунікаційні засоби.

Список опублікованих праць

Монжаренко И.В. Алгоритм диагностирования тестопригодных цифровых структур /B. И. Хаханов, О.Б. Скворцоеа, И.В. Монжаренко // Радиоэлектроника и информатика. - 1998. - №2.-С. 98-105.

Хаханоеа И.В. Проектирование цифровых систем на БИС программируемой логики/В.А. Рустинов, И.В. Хаханова, А.А. Барабаш, МА. Герасимов // Радиоэлектроника и информатика. - 2000.- №2. - С. 69-76.

Хаханова И.В. Технология моделирования и синтеза тестов для сложных цифровых систем /В.И. Хаханов, К.В. Колесников, А. К Парфентий, И.В. Хаханова, В.И. Обризан, О.В. Мельникова // Радиоэлектроника и информатика. - 2001. - №1. - С. 72-80.

Хаханова И.В. Моделирование и синтез тестов для цифровых схем с граничным сканированием/ В.И. Хаханов, К.В. Колесников, А.К Парфентий, И.В. Хаханова // Радиоэлектроника и информатика. - 2003. - №2. - С. 79-86.

Hahanova I.V. Logic network application for computing process organization /M.F. Bondarenko, I.V. Hahanova // Радиоэлектроника и информатика. - 2003. - №3.-С. 150-156.

б. Хаханова И.В. Топологический метод анализа дефектов /И.В. Хаханова, И.И. Чугуров, А.И. Парфентий // Радиоэлектроника и информатика. - 2003. - №4.-С. 69-74.

7. Хаханова И.В. Тенденции проектирования цифровых систем на рынке электронных технологий /И.В. Хаханова // Радиоэлектроника и информатика. -2004. - №1.-С. 93-99.

Размещено на Allbest.ru