Программные модели процессоров и управление периферийными устройствами

1. Определение интерфейса.

2. Синхронные и асинхронные интерфейсы.

3. Функции арбитража.

4. Выбор задатчика и исполнителя.

5. Протоколы передачи данных.

6. Сигналы СИЗ и СИИ.

7. Схема выбора исполнителя.

8. Компенсация перекосов.

14. Системные интерфейсы МП IA

Системные интерфейсы МП IA предназначены для передачи данных между процессором и регистрами контроллеров памяти и всех периферийных устройств в пределах материнской платы. Здесь предпочтительнее использование более простого синхронного интерфейса.

Основным достоинством асинхронных интерфейсов является возможность передачи данных параллельно по разрядам на расстояния в десятки метров. Синхронные интерфейсы значительно проще асинхронных, и для передачи данных в пределах материнской платы их использование является предпочтительным.

Но в современных ЭВМ используется множество устройств, которые могут работать с центральным процессором. Это различные вычислительные и управляющие устройства (видео-, интернет- и звуковая карты, контроллеры накопителей на магнитных дисках и лентах и т.д.). Это все быстродействующие устройства, которые используются в различных системах.

Для возможности их параллельной работы и стандартизации подключения множества периферийных устройств к вычислительным системам с процессорами разных программных моделей шинный интерфейс строится на основе набора локальных шин, например, шины PCI (Peripheral Component Interconnect bus - шина соединения периферийных устройств).

Это набор из нескольких (не менее двух) стандартных локальных шин.

Наличие многих шин допускает возможность одновременных соединений на разных шинах, что повышает производительность системы.

Одной из этих шин является локальная шина для взаимодействия процессоров с системой оперативной памяти (включая кэш-памяти нижних уровней). Это шина с высокой пропускной способностью. Пропускная способность определяется как произведение частоты передачи на разрядность параллельно передаваемых данных. Для процессоров Pentium Pro протокол интерфейса процессора гарантирует, при наличии кэш-памяти, одновременную работу до 4 процессоров.

Шина PCI предназначена для связи относительно быстродействующих периферийных устройств. Это видео-, интернет-, и звуковая карты, контроллеры накопителей на магнитных дисках и лентах и т.д.

Интерфейс на основе шины PCI допускает исn пользование третьей локальной шины для взаимодействиия медленных периферийных устройств с использованием одного из старых стандартных протоколов: ISA, EISA, MCA и т.д.

Передача данных между устройствами на разных уровнях осуществляется через конверторы протоколов северного и южного портов.

Использование множества (до трех) локальных шин позволяет:

· совмещение передач данных на разных уровнях,

· использование общего парка новых современных быстродействующих внешних устройств вне зависимости от протоколов интерфейсов используемых процессоров.

В следующем варианте шины PCI - X - передача данных производится с использованием механизма расщепленных транзакций. Механизм передачи с расщепленными транзакциями предполагает разбиение передачи на отдельные фазы (этапы):

1. передачи адреса и кода операции с получением тега (номера заказа),

2. проверки возможного отказа (по номеру заказа),

3. передачи данных (по номеру заказа).

Каждый этап начинается с запроса шины, затем выполняется подключение к шине для реализации передач текущего этапа, и заканчивается этап отключением от шины. Этот прием увеличивает общее время пересылки отдельных данных, но повышает производительность шины, так как в промежутках между фазами шина не простаивает, а обслуживает фазы транзакций других устройств. Таким образом производится обслуживание запросов устройств (до 8) с разделением по времени.

Важной особенностью шины PCI является возможность автоконфигурации (технология - plug-and-play). Каждая из периферийных карт PCI должна содержать специальный 256-байтный заголовок, доступ к которому осуществляется в течение специальных циклов автоконфигурации PCI. В заголовке предусмотрены поля, указывающие на производителя карты, тип и версию устройства, его функции, требования по занимаемому адресному пространству, прерываниям, свойства циклов работы по шине. Программа инициализации опрашивает устройства и назначает системные ресурсы в соответствии с требованиями, содержащимися в конфигурационных заголовках.

Локальный интерфейс микропроцессора i80386

Особенности локального интерфейса i80386

Локальный интерфейс МП является шиной, линии которой непосредственно соединяются с выводами корпуса процессора. Основным назначением локального интерфейса является организация передачи информации (связи) между процессором, сопроцессором, оперативной памятью, кэш-памятью и, при помощи конвертора и интерфейса расширения, другими функциональными узлами РС. Локальная шина работает в синхронном режиме.

Основными компонентами интерфейса являются:

· адресная шина A,

· шина данных D,

· сигналы идентификации цикла,

· строб адреса,

· строб данных.

Можно выделить пять особенностей в конструкции и функционировании локального интерфейса МП i80386. Это:

· задание адреса,

· автоконфигурация шины данных,

· использование 16-байтового буфера кодовой строки,

· сигналы идентификации цикла,

· конвейеризация циклов (конвейеризация адреса).

Конвейеризация циклов является основной (этапной) новацией, c точки зрения развития технологии передачи информации в интерфейсах МП Intel.

Задание адреса

Тридцатидвухразрядный МП i80386 может обращаться к сегментам памяти в диапазоне 4 Гбайта и портам ввода/вывода (включая компоненты сопроцессора) - в диапазоне 64 Кбайта. При этом периферийные устройства в системе могут быть отнесены либо к пространству памяти, либо к пространству вода/вывода, либо к обоим пространствам.

Интерфейс допускает передачу шестнадцати- и тридцатидвухразрядных операндов, не выровненных по границам слова или двойного слова. При этом возможна параллельная передача по шине данных от одного до четырех байт. Соответственно, для указания размера передаваемых данных и секций шины данных, по которым они передаются, требуются дополнительные линии интерфейса.

В МП i80386 эта проблема решена следующим образом. Шина данных содержит 34 линии. Из них 30 используются для задания адреса операнда (младшего байта операнда) с точностью до адреса двойного слова. Это разрядные линии адреса от А31 до А2. Адрес операнда с точностью до байта и секции шины данных, по которым передаются байты операнда, задаются четырьмя дополнительными сигналами выбора байтов: BE3#, BE2#, BE1#, BEO# (4 линии).

Количество параллельно передаваемых байтов определяется числом активных сигналов выбора байтов, а адрес данных (с точностью до байта) - комбинацией этих сигналов.

Автоконфигурация шины данных. Под автоконфигурацией шины данных здесь понимается механизм динамического изменения ширины шины данных и выравнивание операндов.

Возможность динамического изменения ширины шины данных обеспечивает непосредственное взаимодействие как с 32-разрядными, так и с 16-разрядными внешними устройствами. МП i80386 в серии МП i80Х86 был первым 32-разрядным процессором, и для него проблема совместимости со "старыми" 16-разрядными периферийными устройствами являлась актуальной.

Для решения проблемы автоконфигурации в МП используется сигнал от исполнителя (внешнего устройства) к процессору BS16# (bus size 16 bits). Активный сигнал BS16# означает, что исполнитель - 16-разрядное устройство по шине данных.

При активном уровне сигнала BS16# и необходимости передачи данных разрядностью больше 16 (или 16-разрядных данных, не выровненных по границе слова) МП автоматически вместо одного цикла выполняет два или три цикла передачи. При этом данные передаются только по линиям D0 - D15.

Сигналы идентификации цикла

Циклом (транзакцией) называется один сеанс связи устройств, в течение которого осуществляется передача данных через интерфейс. Интерфейс использует синхронную передачу. Каждый цикл имеет несколько фаз, называемых тактами. Длительность такта определяется периодом синхросигналов, доступных всем устройствам, использующим интерфейс. Локальный интерфейс МП i80386 поддерживает циклы с переменным числом тактов, минимальное число тактов в цикле - два.

В первом такте процессор (или другое устройство со статусом задатчика) задает адрес и тип цикла. Первый такт помечается стробом задатчика. Это сигнал использования адреса (ADS#). В последнем такте оперативная память (или другой исполнитель) выставляет строб данных. Это сигнал окончания цикла (READY#). По этому сигналу стробируются данные на шине данных. При операции чтения (передача данных от исполнителя к задатчику) исполнитель этим сигналом указывает такт, в котором возможна фиксация задатчиком данных с шины данных. При операции записи исполнитель указывает задатчику такт, в котором им были сняты данные с шины данных. Это своеобразная квитанция исполнителя на возможность окончания задатчиком текущего цикла и перехода на следующий цикл.

Два такта в цикле - это расчетный вариант, когда быстродействие задатчика и исполнителя согласованы.

В рабочем режиме микропроцессор может выполнять следующие типы циклов:

· чтение из памяти,

· запись в память,

· чтение из устройства ввода/вывода (или из сопроцессора),

· запись в устройство ввода/вывода (или в сопроцессор),

· подтверждение прерывания,

· индикация останова или выключения.

Сигналы идентификации цикла определяют:

· W/R# - операцию в цикле: запись или чтение,

· D/C# - тип передаваемой информации: данные или команды,

· М/IO# - тип цикла: обращение к памяти или обращение к устройствам ввода/вывода,5

· LOCK# - блокировку шины в последовательности циклов.

Конвейеризация адреса

Разработка новых процессоров с более высоким быстродействием всегда связана с проблемой использования старых систем памяти, рассчитанных на работу с менее быстродействующими МП. Конвейерная передача данных (конвейеризация адреса) в какой-то мере решает эту проблему. Использование конвейеризации в PC 386/AT, где МП i80386 имел рабочую частоту 16 МГц и оперативную память, построенную на динамических элементах с временем выборки 100 нс., позволило в циклах интерфейса исключить состояния ожидания и при трехтактовых циклах передавать данные на каждый второй такт.

Конвейерная работа связана не только с протоколами интерфейса, но и относительно несложной модернизацией памяти.

Согласования по быстродействию процессора и памяти можно достигнуть повышением полосы пропускания памяти (произведение ширины обращения на частоту). Для этого можно увеличить (удвоить) ширину обращения, например путем реализации двух банков памяти с чередованием адресов двойных слов (с расслоением), и организовать параллельную, конвейерную или пакетную передачу данных по шине данных.

Параллельная передача данных связана с расширением (по разрядам) шины данных. Конвейерная и пакетная передачи данных используют стандартную 32-разрядную шину данных. Если допускать возможность обращения к разным банкам данных по несмежным адресам без увеличения разрядности шины адреса, то доработка обычной памяти для реализации конвейерной передачи должна предусматривать наличие регистров-защелок на каждый блок памяти для фиксации адресов обращения к памяти. Адрес обращения для следующего цикла передается в конвейерном режиме в тактах текущего цикла.

МП i80386 может работать как с обычной памятью, так и с допускающей конвейерную передачу адреса. При этом выбор режима определяет контроллер памяти (как исполнитель). Если память ориентирована на работу в конвейерном режиме, то она во втором такте запрашивает адрес обращения для следующего цикла. Сигналом запроса является сигнал запроса адреса Na#.

Интерфейсы с расщепленными транзакциями

Особенностью локального интерфейса МП Pentium Pro и более поздних моделей является их ориентация на возможность многопроцессорной обработки данных. На его основе можно строить симметричные многопроцессорные (до четырех процессоров) системы. Процессор Pentium Pro имеет независимую двойную интерфейсную шину. Одна из этих шин предназначена для связи процессора с оперативной памятью, другая - с кэш-памятью второго уровня.

В результате этого доля обращений к оперативной памяти снизилась до 10%, что послужило основой для построения многопроцессорных систем с общей памятью.

В процессорных системах IA-архитектуры интерфейс процессора - это печатный монтаж проводов на материнской плате, а локальный интерфейс процессор-память - не более дюйма. Главными источниками задержки здесь являются не длительность передачи, а латентность памяти, т.е. задержки в адресных цепях процессора.

Адресные шины содержат множество адресных проводов. Первые процессоры IA-архитектуры состояли из 10 проводов. По этим проводам по очереди передавали значения старших и младших разрядов 20-разрядного адреса на два дешифратора (колонки и строки матрицы). Каждый дешифратор выбирает один провод из 1024 проводов. На невыбранных проводах ток отсутствует, он утекает на землю, через открытые диоды дешифратора. На выбранной шине он составляет 1/1024 от тока на входе дешифратора. Таким образом, ток заряда паразитной емкости выходной шины дешифратора составляет одну тысячную от входного. Соответственно с этим, время нарастания напряжения на выбранной шине уменьшается в тысячу раз. Это главная причина задержек ответа (время латентности) при обращении к памяти.

С ростом быстродействия процессора доля потерь времени в адресных цепях непрерывно возрастает.

При отдельных операциях записи контроллер памяти принимает команду процессора в буфер памяти и освобождает интерфейс. При выполнении операций чтения ситуация более сложная. Чтение - это, в общем случае, передача пакета (строчки кэш-памяти). Чтобы передать пакет данных, кроме задержки на латентность памяти, нужно учесть время выбора исполнителя чтения (основной памяти или локальной кэш-памяти другого процессора, в которой может быть копия затребованных данных). Передача "кэш - кэш" намного быстрее передачи "оперативная память - кэш". Кроме этого, данные в основной памяти могут быть устаревшими по сравнению с кэш-памятью других процессоров. Одним из решений этой проблемы явились протоколы с расщепленной транзакцией. (split transaction).

Шина с расщепленной транзакцией при наличии нескольких главных устройств шины (процессоров или устройств ПДП) обеспечивает значительно большую пропускную способность за счет разделения транзакции на две основных части: передача запроса, проверка отказа и получение ответа.

Здесь речь идет о команде "прочитать". При выполнении команды "записать" процессор передает в одной фазе и адрес записи, и данные. Контроллер памяти помещает данные в буфер записи и на этом транзакция интерфейса заканчивается.

При передаче команды "прочитать" каждая часть транзакции начинается арбитражем запросов на занятие определенной группы шин и оканчивается отключением от этих шин. В промежутках между указанными соединениями интерфейсная шина может использоваться для реализации следующих транзакций этого же процессора или других процессоров, или устройств ПДП. По сути - это вариант пакетной передачи с конвейеризацией передачи адреса, но с использованием времени латентности памяти.

В этом протоколе разные группы шин адреса и данных используются в разных фазах транзакции и практически независимы. Любая фаза начинается выставлением запроса арбитражу на доступ к шинам интерфейса. Одновременно может быть множество запросов на доступ к интерфейсу. Доступ получает запрос, выигравший арбитраж.

Временная диаграмма интерфейса с расщепленными транзакциями представлена на рис. 7.15.

В интерфейсе с расщепленными транзакциями используются несколько арбитражей:

· запроса шин адреса и команды,

· запроса шин данных,

· запроса передачи сигнала ошибки (на рис.7.4 не показаны).

Для реализации транзакции процессор должен выиграть запрос к арбитражу шин адреса и команды. Для этого процессор или устройства ПДП подают на устройство арбитража запрос - идентификатор процессора и идентификатор арбитража.

В ответ арбитраж посылает сигнал разрешения занятия следующего цикла процессора и присвоенный транзакции тег.

При отрицательном ответе процессор сохраняет запрос.

Первой фазой первого этапа транзакции (рис. 7.15) является запрос к арбитражу для занятия шин адреса и получение разрешения, второй фазой первого этапа является передача запроса (код операции, адрес, размер, разрешенные секции шин данных и идентификатор источника - трехразрядный тег).

Тег присваивается запросу арбитражем. Здесь возможны случаи, когда арбитраж выигрывает одно и то же устройство ПДП. Поэтому тег присваивается не ПДП, а транзакции, по ее очереди в конвейере.

Одновременно на этом конвейере могут находиться до 8 транзакций на разных стадиях выполнения, и для идентификации транзакций достаточно использования трехбитного тега.

Первой фазой второго этапа является запрос ответчика (контролера памяти) в арбитраж на захват шин передачи данных. Второй фазой этого этапа является передача данных.

Между этими основными этапами возможны дополнительные этапы. Это этап возможной ошибки и этап управления завершением.

Вопросы и/или темы для самопроверки:

1.Протоколы с расщепленной транзакцией.

2. Первый этап протокола с расщепленной транзакцией.

3. Второй этап протокола с расщепленной транзакцией.

4. Назначение тега в протоколе с расщепленной транзакцией.

15. Организация виртуальной памяти

Предпосылки появления виртуальной памяти

Виртуальная память появилась для решения проблем многопрограммных пакетных режимов работы и режимов коллективного доступа высокопроизводительных ЭВМ.

Основными требованиями этих режимов являлись:

· независимость подготовки программ,

· исключение взаимных помех.

Требование независимости подготовки программ

Это требование заключается в том, что при написании программ программист может использовать любые адреса оперативной памяти без учета потребностей других программ, т.е. учитывать возможности и ограничения только математической памяти. Все проблемы по распределению оперативной памяти и переписыванию программ под выделенные адреса оперативной памяти должны решаться на аппаратном уровне или уровне операционных систем.

Проблема переадресации программ

Проблема переадресации программ заключается в том, что в большинстве программ операнды в командах и целевые точки передачи управления задаются абсолютными адресами физической памяти, а не адресами математической памяти программиста. Поэтому при распределении программ по свободным участкам памяти требуется настройка команд программы на новые адреса.

Проблема свопинга

Проблема свопинга заключается в том, что емкость оперативной памяти, в большинстве случаев, меньше емкости математической памяти. Поэтому изначально сегменты программ и данных хранятся в памяти прямого доступа (память на магнитных дисках) и отдельными порциями переписываются в оперативную память, после сохранения содержимого этих участков в памяти прямого доступа. Этот обмен и называется свопингом.

Требование исключения взаимных помех

Требование исключения взаимных помех заключается в том, что возможные конфликты программ должны разрешаться также на уровне операционных систем.

Для исключения взаимных помех в ЭВМ используются операционные системы, которые реализуют заданные стратегии многопрограммной обработки, многие функции управления ЭВМ для пользовательских программ становятся недоступными, команды разделяются на обычные и привилегированные, программы - на пользовательские и программы операционных систем. Использование привилегированных команд в пользовательских программах запрещено. Их появление вызывает прерывание по некорректному использованию команд.

Но такое решение ограничивает возможности программиста по управлению ресурсами ЭВМ. Поэтому в пределах программ операционной системы предусмотрен ряд корректно написанных сервисных программ по управлению этими ресурсами. Для их использования предусмотрены стандартные вызовы, например, через команды прерывания.

Вопросы для самопроверки:

1. Требование независимости подготовки программ.

2. Требование исключения взаимных помех.

3. Проблема переадресации программ.

4. Проблема свопинга.

16. Основные задачи виртуальной памяти

Основными задачами виртуальной памяти являются реализации:

· динамической переадресации программ,

· памяти единого уровня.

Переадресации программ

В соответствии с основной концепцией виртуальной памяти пользователи могут писать программы с использованием любых адресов математической памяти. Переадресация программ заключается в изменении всех адресов обращения к памяти за командами и данными в соответствии с адресами памяти, выделенными операционной системой.

Имеется два способа переадресации программ: программный и аппаратный.

Аппаратный способ переадресации используется в механизме виртуальной памяти - памяти единого уровня

В современных ЭВМ используется многоуровневая физическая память: оперативная, энергонезависимая память на основе магнитных дисков и архивная память на основе записи на магнитных лентах. В многопрограммных режимах работы программисту подконтрольна только математическая память (набор адресов, которые можно использовать в программах). Если этого достаточно для управления работой процессора, включая подкачку данных из памяти прямого доступа (свопинг), то говорят о реализации виртуальной памяти.

Таким образом, в понятие виртуальной памяти входят два механизма: динамическая переадресация и построение памяти единого уровня.

Страничная организация виртуальной памяти

Страничная организация памяти

В основе механизма классической виртуальной памяти лежит страничная организация математической оперативной памяти и, частично, памяти прямого доступа (памяти на магнитных дисках).

Страничная организация оперативной и математической памяти заключается в разбиении адресных пространств памяти на страницы, расположенные в целочисленных границах, т.е. размером, кратным степени числа два (основания системы счисления). Это обычная многомерная декартова система координат.

В МП IA-32 размер страницы выбран равным 212 = 4096 байт (4 Кб).

При этом старшие 20 разрядов адреса определяют номер страницы, а младшие 12 разрядов - номер байта в странице. Адресация информации на магнитных дисках имеет свои особенности. Минимальным блоком информации является сектор (на круговой дорожке) в 512 байт. Секторы объединяются в кластеры. Размер кластера зависит от системы разметки. Чаще всего используются кластеры размером в 4 Кб, т.е. равные странице оперативной памяти. В магнитных дисках используется файловая структура поиска. Для поиска информации на дисках имеется специальная FAT-таблица (File Allocation Table - таблица размещения файлов), в которой записаны имена файлов и список адресов расположения последовательностей кластеров на дорожках диска. Диски читаются не отдельными кластерами в произвольном порядке, а последовательно от начального кластера в файле до последнего. Но для организации виртуальной памяти требуется чтение страниц в произвольном порядке.

По этой причине часть дорожек магнитных дисков размечается на страницы с возможностью их чтения в произвольном порядке. То есть для части памяти на магнитных дисках формируют страничную структуру. Это область памяти, которую в технических описаниях обозначают как область ввода, обмена или область виртуальной памяти. По умолчанию операционная система назначает размер этой области равным трехкратной емкости оперативной памяти. Программно можно изменять размеры этой области.

Известны две схемы построения страничной виртуальной памяти:

· на основе таблицы математических страниц,

· на основе таблицы физических страниц.

Вопросы для самопроверки:

1. Страничная организация памяти.

2. Особенности адресации данных в накопителях на магнитных дисках.

3. Область ввода в накопителях на магнитных дисках.

4. Варианты схем виртуальной памяти на основе страничной организации памяти.

Виртуальная память на основе таблицы математических страниц

Схема построения виртуальной памяти на основе таблицы математических страниц представлена на рис. 8.3. Это один из первых вариантов виртуальной памяти. Она была использована в ЭВМ "Атлас" (Англия).

На рис. 8.3. использованы обозначения:

ОП - страничная оперативная память, разбитая на страницы от 0 до m.

МП А - программа А, разбитая на страницы.

МП В - программа В, разбитая на страницы,

НМД - дисковая память, поддерживающая страничную структуру данных.

Изначально, программы А и В хранятся на магнитных дисках. При активизации этих программ, часть страниц по мере выполнения программы, переписывается в оперативную память.

Размещение страниц программ фиксируется в таблице математических страниц. На рис. 8.3 нулевая и вторая страницы программы А размещены, соответственно, в нулевой и первой странице оперативной памяти, а нулевая и первая страница программы В, соответственно в 3 и 2 странице.

Одна из этих программ, например А, непосредственно обрабатывается процессором. Эта активная программа. Другая программа (В) ждет своего кванта времени. Активная программа в таблице математических страниц отмечается нулевым признаком доступности (d), остальные программы, ждущие своего кванта времени, отмечаются единичным признаком доступности. При переключении программ содержимое колонки признаков доступности (d) обновляется в соответствии с доступностью страниц новой активной задачи.

Процедура переадресации программ производится следующим образом.

При обращении к памяти номер математической страницы из регистра математического адреса (Рег.МА) поступает в таблицу математических страниц. Таблица математических страниц строится на основе ассоциативной памяти. Входной адрес (из Рег.МА) параллельно сравнивается с содержимым всех строчек. Для представленного на рис. 8.3 примера совпадение фиксируется для первой и третий строчки, т.е. для всех совпадающих значений входного и записанных номеров.

Одновременно со сравнением номеров производится сравнение бита доступности (d). Выбирается строка с d=0.

Порядковый номер выбранной строки определяет номер страницы в оперативной (физической) памяти. Формирование этого номера реализуется шифратором.

Адрес обращения формируется на регистре физического адреса (Рег. ФА на рис. 8.3.) контрактацией номера страницы с номером байта в странице.

При отсутствии совпадений в таблице фиксируется страничный промах, т.е. отсутствие страницы в оперативной памяти.

Страничный промах является стартовым сигналом свопинга с использованием прерывания (прерывания по страничному промаху).

Процедура свопинга

В таблице математических страниц всегда оставляется свободная строчка. В случае страничного промаха, в программе прерывания предусмотрена процедура переписи этой страницы из памяти на магнитных дисках (области ввода) в свободную область оперативной памяти. Эта процедура, в лучшем случае, по времени равняется одному обороту диска. В это время процессор определяет страницу-кандидата на удаление из оперативной памяти (устаревшую страницу). При этом используются различные алгоритмы определения устаревшей страницы.

После подкачки требуемой страницы процессор переключается на обработку команд прерванной программы, но в начале проверяется, была ли модификация данных удаляемой страницы. Если модификация была, то процессор активизирует устройство прямого доступа к памяти (ПДП) для сохранения данных этой страницы в памяти подкачки.

Таким образом, во время свопинга процессор не простаивает, а вычисляет адрес страницы-кандидата на удаление из оперативной памяти.

Рассмотренная система виртуальной памяти является полной. Она выполняет функции переадресации (реализует независимость подготовки программ) и свопинга (организации памяти единого уровня).

Недостатками этой системы виртуальной памяти являются использование не адресной, а более сложной ассоциативной памяти и выходного дешифратора.

Преимуществом этой системы виртуальной памяти является малый размер таблицы.

Вопросы для самопроверки:

1. Содержимое страниц таблицы математических страниц.

2. Бит доступности.

3. Тип адресации таблиц математических страниц.

4. Бит доступности в таблицах математических страниц.

5. Определение номера физической страницы.

6. Определение страничного промаха.

7. Процедура свопинга.

8. Положительные и отрицательные стороны организации виртуальной памяти на основе таблицы математических страниц.

17. Упрощенная схема виртуальной памяти на основе таблицы физических страниц

Таблица физических страниц строится для каждой программы. В ней для каждой математической таблицы указаны номера физических страниц оперативной или внешней памяти на магнитных дисках.

Таблицы физических страниц составляются для каждой задачи. В каждой строке таблицы физических страниц содержится номер страницы физической памяти (оперативной памяти или на магнитных дисках). Страницы, расположенные в оперативной памяти, отмечаются признаком доступности d = 0, а расположенные на магнитных дисках - d = 1.

Для привязки таблиц к задачам используется регистр базового адреса таблицы физических страниц (БА ТФС), индивидуальный для каждой задачи.

Процедура трансляции страниц имеет следующие этапы:

1. Вычисление адреса обращения к строке таблицы сложением номера страницы математического адреса с базовым адресом таблицы физических таблиц (БА ТФС).

2. Чтение по вычисленному адресу из таблицы физических страниц значения адреса физической памяти и бита доступности (d=0).

3. В случае доступности данных (d=0) - обращение по физическому адресу с учетом номера байта внутри страницы данных для записи или чтения в зависимости от кода операции.

4. В случае страничного промаха (d=1) - свопинг данных, коррекция таблицы и повтор обращения к данным.

Вопросы для самопроверки:

1. Назначение признака доступности.

2. Назначение регистра БА ТФС.

3. Этапы процедуры трансляции страниц.

4. Основные недостатки схемы.

18. Организация кэш-памяти

Назначение и общая схема подключения кэш-памяти

Кэш-память - это промежуточная память между оперативной памятью и процессором.

Основной целью использования кэш-памяти в ЭВМ является согласование полосы пропускания оперативной памяти и процессора. Полоса пропускания определяется количеством передаваемых бит за единицу времени (количество передаваемых бит на частоту передачи).

В современных ЭВМ быстродействие процессоров (количество выполняемых команд за единицу времени) в десятки раз превышает потока данных обмена с оперативной памятью.

Оперативная память большой емкости принципиально не может работать на тактовой частоте процессора. Основная проблема - большие задержки при выборке информации. Тому имеются две основные причины: большие задержки в адресных цепях (пропорциональные емкости памяти) и ограничения по использованию больших значений энергий при чтении и записи информации в массовой памяти в связи с проблемами охлаждения. Все это приводит к увеличению времени ожидания данных (уменьшения частоты обращений) с ростом емкости памяти.

В современных ЭВМ в качестве элементной базы в оперативной памяти используются интегральные схемы с большой степенью интеграции, часто на основе МОП-транзистров. При этом в качестве элементарной ячейки хранения используется однотранзисторный вариант элемента динамической памяти с хранением информации в виде заряда на конденсаторе (С) в цепи стока транзистора.

Транзистор в динамической ячейке работает как ключ, управляющий передачей заряда. При записи информации открывают транзисторный ключ (Т) управляющим напряжением на числовой шине и заряжают конденсатор (С) до напряжения нуля или единицы с использованием разрядной шины 1.

При считывании информации специальная схема предзаряда сообщает потенциал (опорное напряжение) разрядным шинам. При подаче напряжения на числовую шину открывается транзистор, и на разрядную шину 1 передается заряд конденсатора. При единичном значении считываемой информации потенциал на разрядной шине 1 становится больше, чем потенциал на разрядной шине 2, при чтении нуля - меньше. По разности потенциалов определяется значение считываемого разряда. При чтении заряд на конденсаторе меняется, т.е. чтение производится с разрушением информации. Поэтому производится процедура восстановления прочитанной информации с использованием схемы регенерации. Схема однобитового среза матрицы динамической памяти представлена на рис.9.2.

В этой памяти время задержек обращения по чтению включает время задержки при чтении и регенерации. Периодическая регенерация в динамических ЗУ необходима и при отсутствии обращений к памяти. Причиной является саморазряд емкостей С ячеек памяти. Для сохранения информации в ячейках памяти требуется циклическая регенерация ячеек памяти. Буфер данных используется для временного хранения прочитанных или записываемых данных. В качестве буфера данных используется регистр на статических триггерах.

Потери на регенерацию также уменьшают быстродействие динамической памяти. Но наибольшие потери времени при обращениях к памяти (динамической и статической) составляют задержки в адресных цепях выборки данных при обращении как по чтению, так и по записи. Увеличение емкости памяти всегда связано с увеличением задержек в адресных цепях, т.е. с уменьшением быстродействия.

Память, представленная на рис.9.2 является однобитовой. Память для полноразрядных данных реализуется параллельной работой системы из множества однобитовых.

Основной причиной увеличения задержек в адресных цепях при увеличении емкости оперативной памяти являются задержки в дешифраторе.

Рассмотрим схему оперативной памяти, например, емкостью в 1Мбайт. Для задания адреса байта в такой, относительно небольшой, памяти требуется 20 разрядов. Для уменьшения оборудования адресных схем запоминающие элементы памяти располагают в виде восьми равносторонних матриц (1024 строки по 1024 бита). В соответствии с этим распределением адрес конкретной ячейки в разрядных матрицах определяется пересечением соответствующих строки и столбца.

Выбор строки и столбца производится двумя дешифраторами: строки и столбца (см. рис. 9.2).

Входами дешифраторов являются, соответственно, адресные шины строки и столбца. Каждый дешифратор имеет 10 входных адресных шин и 1024 выходные шины.

Полезный сигнал формируется только на одной "выбранной шине". На остальных шинах (не выбранных) входные токи выходных шин шунтируются диодами при несовпадении разрядов адресов (поданного и "прошитых" в дешифраторе). Таким образом, ток чтения "выбранных строк" уменьшается по отношению к входному на все строки в 102 раза, и этот ток должен создать "канал" чтения (заряд на затворе МПД транзисторов) для транзисторов всей строки матрицы (1024 транзистора). Затвор МДП-транзистора является емкостной нагрузкой, и время заряда затвора обратно пропорционально току заряда.

Эта задержка в адресных цепях является основной задержкой при использовании любой памяти.

Информационный поток данных определяется количеством подаваемых или обработанных данных за единицу времени.

Для простоты рассмотрим работу процессора с одноадресной системой команд. В этом варианте выполнение одной команды связано с одним обращением к оперативной памяти по чтению или записи операнда.

Пусть процессор за такт (t) выполняет одну команду с формированием одного результата в формате двойного слова (4 байта), а обращение к оперативной памяти по чтению или записи составляет 4 такта процессора.

Очевидно, что в этом случае полосы пропускания процессора и оперативной памяти не совпадают, что приводит к простою процессора по 3 такта из четырех. Для согласования информационных потоков увеличивают ширину обращения к памяти. Например, можно при обращении к памяти производить чтение не одного двойного слова (4 байта), а строку из четырех двойных слов (16 байт). Простейший вариант этого решения представлен на рис. 9.3.

Эффективность этого решения основывается на статистической локальности обращений к памяти по месту и времени. Это означает, что существует большая вероятность того, что обращения к памяти в локальный промежуток времени с большой вероятностью будут производиться в локальный участок адресов памяти.

Здесь важно, что память разбивается на несколько блоков с обязательным расслоением адресов. Расслоение адресов (интерливинг) означает, что последовательность адресов двойных слов располагается в независимых блоках памяти.

Но это еще не кэш-память, а просто выборка данных с упреждением.

Передачу выбранной строки байтов на процессор можно выполнять параллельно или последовательно. Так как процессору при каждом обращении требуются данные в соответствии с шириной обработки, например, по 4 байта (двойное слово), то передачу данных можно производить последовательно по 4 байта без расширения разрядности шины данных, например, с использованием пакетной передачи.

Это параллельная работа нескольких блоков оперативной памяти с поблочным чередованием адресов. За одно обращение к оперативной памяти выбирается в N раз больше байтов (строка байтов со смежными адресами), что уравнивает информационные потоки быстрого процессора и "медленной" оперативной памяти.

Но процессор работает по командам, каждая из которых оперирует с данными ограниченной разрядности и необязательно расположенными по смежным адресам в пределах ширины обращения. Любое обращение к памяти за пределами выбранной строки приводит к чтению новой строки и замене содержимого регистра данных. Этот случай характерен для обработки двух массивов, например, при сложении их элементов. В этих случаях, при каждом обращении к памяти по чтению, содержимое регистра данных будет обновляться, и эффект групповой выборки данных сведется к нулю.

Проблема решается введением множества регистров, по одному для множества чтений из памяти, т.е. использованием дополнительной памяти, но уже на основе статических регистров, расположенных как можно ближе к процессору или в самом процессоре.

Важность расположения кэш-памяти в процессоре определяется тем, что в этом случае она может использовать тактовую частоту процессора, а не материнской платы.

Схема использования многоблочной оперативной памяти с расслоением адресов и использования дополнительной (промежуточной) кэш-памяти представлена на рис. 9.4.

При использовании умеренного адресного пространства кэш-памяти и расположении этой памяти в кристалле процессора можно избежать временных потерь, т.е. согласовать информационные потоки данных оперативной памяти и процессора. Но, даже если кэш-память размещается в кристалле процессора, при обращении к ней может теряться один такт.

Взаимодействие устройств, представленных на рис. 9.4, следующее.

Для выборки команды или данных процессор посылает запрос к оперативной памяти: код операции (прочитать, записать), адрес данных в оперативной памяти и размер операнда (для данных).

Кэш-контроллер перехватывает (копирует) запрос к оперативной памяти и проверяет наличие запрашиваемых данных или команд в кэш-памяти, используя адреса данных (или команд) в оперативной памяти. При наличии в кэш-памяти данных по запрашиваемым адресам (кэш-попадание), обращение к оперативной памяти блокируется, и данные пересылаются в процессор из ячеек кэш-памяти, в противном случае (кэш промах) данные по запрашиваемому адресу пересылаются из оперативной памяти с сохранением копии всей строки в кэш-памяти.

Здесь возможны варианты. Рассмотренный алгоритм предусматривает одновременный запрос к двум устройствам: оперативной памяти и кэш-памяти, но и при кэш-попаданиях оперативная память оказывается занятой, и доступ к ней других процессоров или устройств ПДП блокирован. По этой причине в многопроцессорных системах часто используется другая схема: вначале проверяется наличие данных или команд в кэш-памяти, и только при кэш промахе запрос пересылается в оперативную память. В этой схеме при кэш-промахах время незначительно увеличивается, но при кэш-попаданиях память остается доступной для других процессоров или устройств ПДП.

Альтернативой многоблочной памяти с расслоением (рис.9.4) является одноблочная память с внутренним регистром на статических триггерах на строку (или несколько строк) кэш-памяти.

В этой схеме нет "расслоения" адресов по блокам. Вся память может быть выполнена в виде разрядных матриц. При выборке данных из памяти данные выбираются не по двойным словам, а строками кэш-памяти (например, по 4 двойных слова).

Такая выборка реализуется за счет того, что при адресации строки матриц каждого разряда производится фиксация ее значения на внутреннем регистре матрицы оперативной памяти. На этом регистре, выполненном на быстродействующих статических триггерах, может сохраняться вся строка бит или часть строки (одна или несколько строк кэш-памяти). Нужные биты (по младшим разрядам адреса) выбираются уже из быстродействующего регистра. При этом выбираются значения разрядов по соседним адресам, т.е. вся строчка кэш-памяти.

Дополнительной проблемой для кэш-памяти остается задержка первого чтения строки данных из оперативной памяти. Но и эта проблема в современных ЭВМ решается разделением команд на команды действия и команды обращения к памяти.

Команды действия - это команды типа регистр/регистр, без обращения к оперативной памяти.

Команды обращения к памяти - это команды только обращения к оперативной памяти по чтению или записи (загрузки данных в РОН или сохранения данных в ячейке памяти).

Проблема задержек при первом обращении к памяти может решаться вынесением команд загрузки данных вперед на несколько команд до их исполнения.

Вопросы для самопроверки:

1. Цель использования кэш-памяти.

2. Особенности схемы ячейки динамической памяти.

3. Природа основных задержек при обращении к оперативной памяти.

4. Механизм считывания информации из ячейки динамической памяти.

5. Простейший механизм согласования плотности информационных потоков памяти и процессора.

6. Взаимодействие устройств: процессор - оперативная память - кэш-память.

7. Взаимодействие устройств в системе: процессор, кэш-память, оперативная память.

8. Поисковый адрес данных, используемый при обращении к кэш-памяти.

Системы адресации кэш-памяти

При обращении к оперативной памяти процессор указывает в качестве критерия поиска адрес данных в оперативной памяти. Контроллеру кэш-памяти при перехвате обращения к оперативной памяти этот адрес становится доступным. При первом обращении к конкретному слову данных, контроллер кэш-памяти его не обнаружит. Это кэш-промах. В этом случае запрос процессора обслужит оперативная память, но выбрано будет не одно заданное двойное слово, а вся строчка, например, четыре двойных слова, причем, в целочисленных границах строки. Вся строка будет записана в кэш-памяти, а затребованное двойное слово будет отправлено в процессор.

Здесь встает проблема адресации ячеек строк данных в кэш-памяти. Адресация строк данных в кэш-памяти должна допускать нахождение данных по адресам двойных слов (тегов) в оперативной памяти.

В настоящее время широко известны три схемы адресации, удовлетворяющие этому требованию. Это системы адресации на основе:

· аппаратной ассоциативной выборки,

· адресации с прямым отображением адресов,

· множественно-ассоциативной выборки.

Рассмотрим эти схемы применительно к процессору с параметрами МП intel 486:

· ширина обработки данных - 4 байта,

· размер адресного пространства - 4 Гбайта,

· размер строки кэш-памяти - 128 байт,

· размер адресного пространства кэш-памяти - 8 Кбайт.

Для упрощения схемы, добавим требование расположения слов в ячейках памяти только в целочисленных границах и передачи данных из кэш-памяти в процессор только двойными словами. В этом случае для задания адреса двойного слова используются 30 бит.

Последнее требование упрощает схему, но не соответствует большинству реальных схем. В МП Intel 486 это требование не соблюдается и адреса данных по интерфейсу передаются с использованием 34х бит. 30 бит определяют адрес двойного слова, 4 бита (сигналы #BE0, #BE1, #BE2 и #BE3) используются для индивидуального указания позиций передаваемых байтов (см. 7.5.1. Особенности локального интерфейса i486).

Организация кэш-памяти на основе ассоциативной выборки

В ядро кэш-памяти входят:

· ассоциативная память тегов со схемами параллельного сравнения входного слова (адреса данных в оперативной памяти) с тегами,

· схемы обнаружения кэш-промаха,

· регистры хранения строк данных,

· регистр команд обращения процессора к оперативной памяти,

· дешифратор адреса двойного слова в строке кэш-памяти,

· входные/выходные усилители и вентильные схемы.

При включении процессора строки адресных тегов и данных не заполнены. При первом же обращении процессора к памяти, например по чтению, контроллер кэш-памяти проверяет присутствие запрашиваемых данных в кэш-памяти. Для этого адрес строки оперативной памяти (старшие 24 бита адреса данных в оперативной памяти) сравнивается со всеми адресами строк, записанными в памяти в качестве тегов поиска. Если совпадений нет, то:

· фиксируется кэш-промах,

· производится обращение к оперативной памяти,

· читается и записывается в схемы хранения строк данных вся строчка (8 байт), по любому свободному адресу, а адрес строки - в соответствующую ячейку поисковой части ассоциативной памяти,

· запрашиваемые данные (слово или двойное слово) пересылаются в процессор,

· дополнительная информация (например, биты присутствия, модификации операцией записи и т.д.).

Повторное обращение к данным из этой же строчки производится уже без обращения к оперативной памяти.

Первоначальное заполнение памяти при промахах может производиться в любом порядке. При полном заполнении кэш-памяти, новые строчки данных, как и при использовании виртуальной памяти, записываются с использованием алгоритмов листания. Для реализации алгоритмов листания каждая строка данных имеет поле дополнительной информации, в котором отмечаются обращения и типы обращения (по чтению или по записи).

Основным недостатком ассоциативной памяти является сложность её реализации на микросхемах из-за сложной топологии поисковой части, вернее, наличия многочисленных вертикальных (адресных) и горизонтальных (разрядных) линий. В интегральном исполнении памяти каждой линии должен соответствовать выводной штырек (ножка микросхемы). Для соединения штырька с линиями микросхемы требуется отдельная "пайка", которая занимает много места на кристалле. При использовании микросхем малой степени интеграции, на саму схему ассоциативной памяти не хватает площади кристалла. Ассоциативная память широко использовалась до появления интегральной технологии.

В современных ЭВМ кэш-память размещают на одной микросхеме с процессором, в этом случае количество выводов микросхемы определяется не кэш-памятью, а интерфейсом процессора. Но и в этом случае использование чисто ассоциативной памяти ограничено.

Организация кэш-памяти с прямым отображением адресов

Основная идея кэш-памяти с прямым отображением - это нахождение функциональной зависимости адресов кэш-памяти от адресов оперативной памяти:

Адрес кэш-памяти = f (адрес оперативной памяти).

Но такой детерминированной функции для не равновеликих множеств не существует. На практике используют вероятностные функции - хеш-функции. Это функции (вернее класс функции) равномерного разбрасывания. Их часто используют для формирования псевдослучайных чисел с равномерным распределением.

Используя свойство локальности обращений программ к памяти по времени, в качестве хеш-функции используют функцию прямого отображения.

Функция прямого отображения заключается в выделении младших разрядов аргумента. Количество выделяемых разрядов определяется емкостью кэш-памяти, вернее, количеством строк в кэш-памяти. Для рассматриваемого случая:

· емкость кэш-памяти - 8 Кбайт (215 байт),

· разрядность строки кэш-памяти - 128 Кбайт(27 байт),

· количество строк кэш-памяти - 256.

Для сохранения каждой строки оперативной памяти определена единственная строка кэш-памяти. Это строка, адрес которой совпадает с адресом, составленным из старших цифр адреса этой строки в оперативной памяти.

Но по этим же адресам могут быть записаны данные из множества строк оперативной памяти, адреса которых различаются младшими разрядами. При максимально возможной емкости оперативной памяти (равной математической) количество совпадающих строк может быть равным 217.

Для идентификации строк в старшие разряды строк кэш-памяти записываются "идентифицирующие" теги, равные (по численному значению) старшим разрядам адреса оперативной памяти.

При обращении к кэш-памяти старшие разряды адреса строк оперативной памяти сравниваются с тегами на внешних схемах сравнения. При несовпадении этих строк фиксируется кэш-промах, при совпадении - фиксируется попадание. При кэш-попадании данные (двойное слово) выбираются из кэш-памяти по адресу двойных слов в строке с использованием дешифратора.

Таким образом, здесь используется тройная адресация: адресация строки кэш-памяти по младшим разрядам адреса оперативной памяти, ассоциативный поиск по сравнению старших разрядов адреса оперативной памяти с тегами и для выбора двойного слова из строки кэш-памяти.

...