Елементна база ЕОМ. Побудова та параметри вузлів цифрової схемотехніки

Размещено на http://www.allbest.ru/

Міністерство освіти і науки України

Відкритий міжнародний університет Розвитку людини «Україна»

Броварський коледж

КУРСОВА РОБОТА

з навчальної дисципліни «Обслуговування комп'ютерних систем та мереж»

на тему: «Елементна база ЕОМ. Побудова та параметри вузлів цифрової схемотехніки»

Підготовив: студент 5-ого курсу

Група - ОКСМ 51 Вакалюк В. В.

Перевірив: викладач Павлюченко І. В.

м. Бровари 2019 рік

Зміст

Вступ

1. Комбінаційні функціональні вузли

1.1 Дешифратори

1.2 Шифратори

1.3 Мультиплексори

1.4 Демультиплексори

1.5 Компаратори

1.6 Суматори

2. Послідовнісні функціональні вузли

2.1 Тригери

2.2 Регістри

2.3 Лічильники

3. Побудова та параметри вузлів цифрової схемотехніки

3.1 Проектування типових вузлів цифрових комп'ютерів

3.2 Проектування комбінаційних схем

4. Програмовані логічні інтегральні схеми

4.1 Засоби забезпечення програмованості ПЛІС

4.2 Складні програмовані логічні пристрої (CPLD)

4.3 Вентильні матриці (FPGA)

4.4 НВІС програмованої логіки «система на кристалі»

Висновок

Список використаної літератури

Додаток 1

Додаток 2

Додаток 3

Додаток 4

Додаток 5

Додаток 6

Вступ

програмований цифровий схемотехніка комп'ютер

Актуальність теми роботи: повсякденне життя сучасної людини нерозривно пов'язане з електронною обчислювальною технікою, тому розуміння того, з чого вона складається та як працює, дозволить підвищити ефективність та якість її використання.

Мета роботи: ознайомитися та дослідити схемотехнічні особливості елементної бази сучасної електроніки.

Методи дослідження: ознайомлення з елементною базою ЕОМ та її особливостями, вивчення літератури, що відповідає темі курсової роботи.

Структура роботи: дана курсова робота складається з вступу, чотирьох розділів, висновку та списку використаної літератури, а також шести додатків.

Обсяг роботи: 139 сторінок.

1. Комбінаційні функціональні вузли

1.1 Дешифратори

Дешифратор - це комбінаційний функціональний вузол, який для кожної комбінації вхідного двійкового коду формує на одному із виходів сигнал лог. 1 (або лог. 0). У загальному випадку дешифратор має n входів та виходів. Дешифратор з максимально можливим числом виходів називають повним (кажуть дешифратор «із n в m»), а якщо кількість виходів - неповним.

На рис. 1.1, (а) показано умовне зображення дешифратора. Логічна функція дешифратора позначається буквами DC (від англ. decoder). Мітки лівого додаткового поля відображають ваги позицій двійкового коду вхідних змінних, а мітки правого додаткового поля нумеруються десятковими еквівалентами відповідних їм вхідних кодових комбінацій. Часто схеми дешифраторів доповнюються входом дозволу роботи Е (від англ. еnable). Якщо на цей вхід надходить одиниця, то дешифратор функціонує, в іншому випадку на виходах дешифратора наявні логічні нулі незалежно від вхідних сигналів. Сигнали на дозволяючому вході визначають момент спрацьовування і використовуються для нарощування розрядності вхідного колу дешифратора. Широке застосування знаходять дешифратори, на входи яких подаються не лише прямі, але й інверсні вхідні сигнали. Умовне позначення такого дешифратора з парафазними входами наведено на рис. 1.1, (б).



Рис. 1.1 Умовне позначення повного дешифратора з n входами:з лог. 1 на активному виході (а) і парафазними входами (б), з лог. 0 на активному виході (в)

Дешифратор формує логічну одиницю на одному виході, номер якого відповідає десятковому значенню двійкового числа на вході. Вихід, на якому з'являється керуючий сигнал, називається активним. Двійковий код, який вміщує завжди тільки одну одиницю, а інші - нулі, має назву унітарний. Отже, дешифратор перетворює вхідний позиційний двійковий код в унітарний. Функціонування повного дешифратора, стан активного виходу якого відображається логічною одиницею, описується системою логічних функцій, зображених на формулі (1.1):

де - вхідні двійкові змінні, - вихідні логічні функції, які являють собою мінтерми n вхідних змінних.

Якщо у дешифратора активний стан виходу відображається лог. 0, а на інших виходах установлюються лог.1, то алгоритм роботи описується системою логічних функцій, що представлена формулою (1.2):

де - вхідні двійкові змінні, - вихідні логічні функції, які являють собою макстерми n вхідних змінних.

Між вихідними функціями дешифраторів зі значеннями активних виходів лог. 1 та лог. 0 існує простий зв'язок: .

За способом структурної реалізації систем рівнянь (1.1), (1.2) розрізняють дешифратори одноступеневі (лінійні) та багатоступеневі (пірамідальні й прямокутні).

Таблиця 1.1

Вхідний двійковий код	Вихідний унітарний код
0	0	0	1	0	0	0	0	0	0	0
0	0	1	0	1	0	0	0	0	0	0
0	1	0	0	0	1	0	0	0	0	0
0	1	1	0	0	0	1	0	0	0	0
1	0	0	0	0	0	0	1	0	0	0
1	0	1	0	0	0	0	0	1	0	0
1	1	0	0	0	0	0	0	0	1	0
1	1	1	0	0	0	0	0	0	0	1

Лінійні дешифратори. У лінійному дешифраторі «із n в m» кожна вихідна функція або реалізується повністю окремим n-вхідним логічним елементом. Зручно використовувати парафазний вхідний код. Якщо використовується однофазний вхідний код, то інверсії вхідних змінних утворюються елементами НІ. На рис. 1.2 зображена схема лінійного дешифратора на три входи «із 3 в 8» і його умовне зображення. Логіка роботи повного дешифратора на три входи наведена у таблиці 1.1 й описується системою логічних рівнянь (1.3).

(1.3)

Рис. 1.2 Лінійний дешифратор на три входи: схема (а), умовне зображення (б)

Пірамідальні дешифратори реалізуються на двовходових логічних елементах і мають кількість ступенів на 1 менше розрядності вхідного коду, тобто . На першому ступені використовуються лінійні дешифратори «із 2 в 4». Кожен наступний ступінь має в два рази більше елементів, ніж попередній. Для прикладу на рис. 1.3 зображена схема пірамідального дешифратора на три входи «із 3 в 8». Перший ступінь являє собою лінійний дешифратор на два входи з чотирма виходами, на яких отримують логічні функції . На восьми виходах другого ступеня реалізуються функції (1.3).

Рис. 1.3 Схема пірамідального дешифратора на три входи

При числі розрядів вхідного коду дешифратор стає економічнішим за лінійний у разів. Основним недоліком пірамідального дешифратора є збільшений порівняно з лінійним час дешифрації внаслідок багатоступеневості.

Прямокутні (матричні) дешифратори будуються за двоступеневою схемою. Перший ступінь являє собою два лінійні або пірамідальні дешифратори, а другий ступінь - схеми збігу, кількість яких m дорівнює кількості виходів дешифратора. Змінні вхідного коду дешифратора розділяються на дві групи по розрядів при парному n і на нерівні групи при непарному n. Один із дешифраторів першого ступеня називають дешифратором рядків, а інший - дешифратором стовпчиків, умовно припускаючи, що кожний з них формує адреси рядків та стовпчиків матриці схем збігу другого ступеня. При парному n матриця вентилів, які формують вихідні функції, квадратна, при непарному n - прямокутна. Звідси назва дешифраторів - матричні або прямокутні.

Для дешифратора на три входи прямокутна структура містить всього один дешифратор і подібна до структури пірамідального дешифратора на три входи (рис. 1.3). Тому для прикладу розглянемо схему матричного дешифратора «з 4 в 16», яка зображена на рис. 1.4. Робота схеми описується системою логічних рівнянь (1.4). Перший ступінь утворюють дешифратори на два входи з чотирма виходами, на яких отримують, відповідно, логічні функції . Другий ступінь - це 16 логічних елементів І, на виходах яких реалізуються функції (1.4).

(1.4)

Рис. 1.4 Схема матричного дешифратора на чотири входи

Чим більше розрядів у вхідному коді, тим економнішим є матричний дешифратор. При великій кількості розрядів вхідного коду прямокутний дешифратор у економніше за лінійний дешифратор і у 2 рази - за пірамідальний.

Дешифратори ставляться на виходах регістрів і лічильників і широко використовують для перетворення двійкового коду на керуючий сигнал на одному зі своїх виходів (наприклад, для селекції певної мікросхеми, мікропроцесором), в пристроях виводу інформації для забезпечення десяткової індикації та інші. Якщо вхід дешифратора з'єднати з виходом лічильника імпульсів, то дешифратор може виконувати функції розподілювача імпульсів, який буде подавати селекційні сигнали на виходи, відповідно до кількості поданих імпульсів.

Зауваження. Операцію зміни коду числа називають перекодуванням. Схеми, які виконують перетворення кодів, мають назву перетворювачів кодів. Перетворювачі кодів поділяють на прості та складні. До простих перетворювачів кодів відносять дешифратори, які виконують стандартну операцію перетворення двійкового коду в унітарний, і шифратори, які виконують обернену операцію. Складні перетворювачі кодів виконують нестандартні перетворення кодів, тому схеми таких перетворювачів доводиться розроблювати кожну окремо з використанням алгебри логіки. Промисловістю випускаються інтегральні мікросхеми для перетворень двійкового коду на двійко-десятковий, код Грея, код керування семисегментним індикатором. перетворювачі двійко-десяткового коду на двійковий та перетворювачі двійкового та двійко-десяткового кодів на код керування шкальним або матричним індикаторами.

1.2 Шифратори

Шифратор - це комбінаційний функціональний вузол, який при подачі унітарного коду на m входів формує на n виходах двійковий позиційний код, який відображає номер активного входу. Повний двійковий шифратор має входів та n виходів.

На рис. 1.5 показано умовне зображення шифратора. Логічна функція шифратора позначається буквами CD (від англ. coder). Мітки лівого додаткового поля нумерують входи шифратора послідовними десятковими цифрами 0, 1, 2, …, , а мітки правого додаткового поля відображають ваги позицій двійкового коду .

Рис. 1.5 Умовне позначення повного дешифратора з m входами і n виходами

Логіка роботи шифратора описується системою логічних рівнянь, на основі яких будується схема функціонального вузла. Найбільше застосування шифратори знаходять в приладах введення інформації (пультах управління) для перетворення десяткових чисел у двійкову систему числення. Припустимо, на пульті десять клавіш з позначками від 0 до 9. При натисканні будь-якої з них на вхід шифратора подається одиничний сигнал , …., . На виході шифратора повинен з'явитися двійковий код відповідного десяткового числа. Функціонування такого неповного шифратора задано таблицею 1.2 і описується системою логічних рівнянь (1.5).

Таблиця 1.2

Вхідний унітарний код	Вихідний двійковий код
0	0	0	0	0	0	0	0	0	1	0	0	0	0
0	0	0	0	0	0	0	0	1	0	0	0	0	1
0	0	0	0	0	0	0	1	0	0	0	0	1	0
0	0	0	0	0	0	1	0	0	0	0	0	1	1
0	0	0	0	0	1	0	0	0	0	0	1	0	0
0	0	0	0	1	0	0	0	0	0	0	1	0	1
0	0	0	1	0	0	0	0	0	0	0	1	1	0
0	0	1	0	0	0	0	0	0	0	0	1	1	1
0	1	0	0	0	0	0	0	0	0	1	0	0	0
1	0	0	0	0	0	0	0	0	0	1	0	0	1

(1.5)

Як видно з таблиці істинності для реалізації шифратора знадобляться чотири елементи АБО: один п'ятивходовий, два чотиривходові та один двохвходовий (рис. 1.6, (а)). Можна не використовувати вхід і вважати, що на усіх виходах сигнали мають значення лог. 0 за відсутності сигналів на входах . Умовне зображення шифратора «із 10 в 4» показано на рис. 1.6, (б).

Рис. 1.6 Шифратор «із 10 в 4»: схема (а), умовне зображення (б)

Шифратор, який при одночасному натисканні декількох клавіш виробляє код тільки старшої цифри, називають пріоритетним. У цьому випадку кожному входу шифратора назначають свій пріоритет. Зазвичай вважають, що чим більший номер входу, тим вищим є його пріоритет. Пріоритетний шифратор повинен видавати на виході двійковий код числа і, якщо , а на всі інші входи з більшими номерами надходять сигналі лог. 0. В схемах пріоритетних шифраторів використовують дозволяючий сигнал на вході Е (лог. 1 - шифратор увімкнено, лог. 0 - шифратор вимкнено). вихідний сигнал G, який свідчить про наявність хоча б одного активного входу у увімкненого шифратора, і вихідний сигнал , який вказує на відсутність активних входів у увімкненого шифратора. Функціонування пріоритетного неповного шифратора «із 10 в 4» задано таблицею 1.3, а умовне зображення наведене на рис. 1.7. Хрестиками у таблиці позначені змінні, які не повинні визначати вихідний код, тому що сигнал з більшим пріоритетом блокує запити з меншими пріоритетами.

Таблиця 1.3

	Вхідний унітарний код	Вихідний двійковий код
0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0
1	0	0	0	0	0	0	0	0	0	1	0	0	0	0	0	1
1	0	0	0	0	0	0	0	0	1	*	0	0	0	1	1	0
1	0	0	0	0	0	0	0	1	*	*	0	0	1	0	1	0
1	0	0	0	0	0	0	1	*	*	*	0	0	1	1	1	0
1	0	0	0	0	0	1	*	*	*	*	0	1	0	0	1	0
1	0	0	0	0	1	*	*	*	*	*	0	1	0	1	1	0
1	0	0	0	1	*	*	*	*	*	*	0	1	1	0	1	0
1	0	0	1	*	*	*	*	*	*	*	0	1	1	1	1	0
1	0	1	*	*	*	*	*	*	*	*	1	0	0	0	1	0
1	1	*	*	*	*	*	*	*	*	*	1	0	0	1	1	0



Рис. 1.7 Умовне зображення пріоритетного шифратора «із 8 в 3»

У цифрових пристроях шифратори використовують для таких операцій: перетворення унітарного коду на вихідний двійковий код, введення десяткових даних з клавіатури, показання старшої одиниці в слові, передачі інформації між різними пристроями при обмеженій кількості ліній зв'язку.

1.3 Мультиплексори

Мультиплексор - це комбінаційний функціональний вузол, в якому один вихід з'єднується з одним із n інформаційних входів залежно від адресного коду, поданого на m адресних входів. Зв'язок між кількістю інформаційних n та адресних m входів визначається співвідношенням: . Залежно від кількості інформаційних входів і адресних входів розрізняють повні й неповні мультиплексори. Якщо , то мультиплексор називають повним, а якщо - неповним. Символічно мультиплексор часто позначають «».

На рис. 1.8 показано умовне зображення мультиплексора. Логічна функція мультиплексора позначається буквами MUX (від англ. multiplex - ущільнювати), а також MS (від англ. multiplexer selector - ущільнювач-перемикач). Мітки лівого додаткового поля позначають номери розрядів інформаційних сигналів та адресні входи (від англ. address). Мультиплексори можуть мати вхід дозволу роботи Е (від англ. еnable). Деякі мультиплексори мають як прямий , так й інверсний виходи. Найбільше розповсюджені мультиплексори «», «», «», «».

Рис. 1.8 Умовне позначення повного мультиплексора з m адресними входами і n інформаційними входами

Логіка роботи мультиплексора описується системою логічних рівнянь, на основі яких будується схема функціонального вузла. Для прикладу розглянемо функціонування мультиплексора «». За таблицею істинності (табл. 1.4) запишемо логічне рівняння у диз'юнктивної нормальної форми для вихідної функції мультиплексора (1.6).

Таблиця 1.4

Адресні входи	Вихід
0	0
0	1
1	0
1	1

(1.6)

Як видно з таблиці істинності для реалізації комбінаційної схеми мультиплексора «» знадобляться чотири тривходові елементи І, один чотиривходовий елемент АБО і два інвертори. Комбінаційна схема мультиплексора «», яка функціонує за рівнянням (1.6), зображена на рис. 1.9, (а), а її умовне зображення - на рис. 1.9, (б).

Рис. 1.9 Мультиплексор «»: схема (а), умовне зображення (б)

В інший спосіб схему мультиплексора можна побудувати з внутрішнім дешифратором, який для кожної комбінації вхідного адресного коду формує на одному із своїх виходів сигнал лог. 1. Розглянемо реалізацію схеми мультиплексора «» (рис. 1.10) за таблицею істинності 1.5, яка зв'язує адресний код з чотирма виходами дешифратора і вихідною функцією . Вираз для вихідної функції можна представити з використанням виходів внутрішнього дешифратора у вигляді (1.7).

(1.7)



Таблиця 1.5

Адресні входи	Виходи дешифратора	Вихід
0	0	1	0	0	0
0	1	0	1	0	0
1	0	0	0	1	0
1	1	0	0	0	1

Рис. 1.10 Мультиплексор «» з внутрішнім дешифратором

Адресний дешифратор DC перетворює двійковий код на десятковий код для керування роботою мультиплексора. Залежно від комбінації стану адресних входів та на одному з чотирьох виходів дешифратора з'являється одиничний потенціал, який дає дозвіл на спрацьовування відповідної схеми І (DD1…DD4). Наприклад, при адресному числі 01 ( та ) на виході 1 дешифратора DC установлюється рівень логічної одиниці, а на всіх інших - нульовий. Тому логічний елемент DD2 має дозвіл на спрацьовування. Якщо при цьому на інформаційному вході діє логічна одиниця, то на виході DD2 установлюється лог.1, а при на виході логічного елемента DD2 буде також нульовий потенціал. При цьому, незалежно від стану інформаційних входів на виході логічного елемента АБО DD5 інформація повторює стан .

Схема мультиплексора з внутрішнім лінійним дешифратором характеризується меншою швидкодією порівняно зі схемою на логічних елементах (рис. 1.9, (а)), але потребує логічні елементи з меншою кількістю входів.

За наявності керуючого входу Е при його активізації на вихід мультиплексора передається логічний рівень того з інформаційних входів , номер якого i наявний на адресних входах. Як приклад надані таблиця (табл. 1.6), яка описує функціонування мультиплексора «» з внутрішнім дешифратором та керуючим входом, та схема такого мультиплексора (рис. 1.11). При нульовому керуючому сигналі зв'язок між інформаційними входами та виходом відсутній. Тому незалежно від стану адресних входів (позначено «*» у таблиці переходів 1.6) вихід нульовий .

Таблиця 1.6

Адресні входи	Виходи дешифратора	Вихід	Керуючий вхід
							Е
*	*	*	*	*	*	0	0
0	0	1	0	0	0		1
0	1	0	1	0	0		1
1	0	0	0	1	0		1
1	1	0	0	0	1		1



Рис. 1.11 Мультиплексор «» з входом для синхросигналу: схема (а), умовне зображення (б)

В інтегральному виконанні мультиплексори випускають на чотири, вісім або шістнадцять входів. Каскадування дає змогу реалізувати комутацію довільного числа вхідних ліній на базі серійних мікросхем мультиплексорів меншої розрядності. Основні функції мультиплексора: об'єднання декількох входів в єдиний потік даних. Мультиплексори застосовують також для перетворення паралельного коду на послідовний, реалізації логічних функцій, побудови схем порівняння і генераторів кодів.

1.4 Демультиплексори

Демультиплексор - це комбінаційний функціональний вузол, який здійснює вибірку одного з n виходів і з'єднує цей вихід з єдиним інформаційним входом X. Номер виходу, на який в кожний машинний такт передається значення вхідного сигналу, визначається адресним кодом (від англ. address), який подається на m адресні входи. Зв'язок між кількістю інформаційних виходів n та кількістю адресних входів m визначається співвідношенням: . Залежно від кількості інформаційних виходів і адресних входів розрізняють повні й неповні демультиплексори. Якщо (), то демультиплексор називають повним, а якщо - неповним. Символічно демультиплексор часто позначають «». Найбільше розповсюджені мультиплексори «», «», «», «».

На рис. 1.12 показано умовне зображення демультиплексора. Логічна функція демультиплексора позначається буквами DMX або DMS (від англ. demultiplexor). Мітки лівого додаткового поля позначають вхід X та адресні входи . Мітки правого додаткового поля відображають ваги позицій двійкового коду вихідних змінних . Демультиплексори можуть мати вхід дозволу роботи Е (від англ. еnable).

Рис. 1.12 Умовне позначення повного демультиплексора з m адресними входами та n інформаційними виходами

Логіка роботи демультиплексора описується системою логічних рівнянь, на основі яких будується схема функціонального вузла. Кожна із n вихідних функцій реалізується окремим логічним елементом. Для прикладу розглянемо функціонування повного демультиплексора «», логіка роботи якого наведена у таблиці 1.7 й описується системою логічних рівнянь (1.8).



Таблиця 1.7

Адресні входи	Виходи демультиплексора
0	0		0	0	0
0	1	0		0	0
1	0	0	0		0
1	1	0	0	0

(1.8)

Як видно з таблиці істинності для реалізації комбінаційної схеми демультиплексора «» знадобляться чотири тривходові елементи І та два інвертори для формування адресних сигналів керування. У кожній схемі І два входи задіяні для адресних сигналів та , а на третій вхід подається вхідний сигнал . Комбінаційна схема демультиплексора «», яка функціонує за системою рівнянь (1.8), зображена на рис. 1.13, (а), а її умовне зображення - на рис. 1.13, (б).



Рис. 1.13 Демультиплексор «»: схема на елементах І (а), умовне зображення (б)

Комбінаційну схему демультиплексора можна реалізувати також на елементах АБО (рис. 1.14) на основі системи рівнянь (1.9), які виходять із системи (1.8) після застосування першої форми закону де Моргана.

Рис. 1.14 Схема демультиплексора «» на елементах АБО

(1.9)

В інший спосіб схему демультиплексора можна побудувати з внутрішнім дешифратором, який для кожної комбінації вхідного адресного коду формує на одному із своїх виходів сигнал лог. 1. Розглянемо реалізацію схеми демультиплексора «» (рис. 1.15) за таблицею істинності 1.8, яка зв'язує адресний код з чотирма виходами дешифратора і вихідні функції з вхідним сигналом X та виходами дешифратора .

Таблиця 1.8

Адресні входи	Виходи дешифратора	Виходи демультиплексора
0	0	1	0	0	0		0	0	0
0	1	0	1	0	0	0		0	0
1	0	0	0	1	0	0	0		0
1	1	0	0	0	1	0	0	0

Рис. 1.15 Демультиплексор «» з внутрішнім дешифратором

Залежно від комбінації стану адресних входів та лише на одному з чотирьох виходів дешифратора з'являється сигнал лог. 1, який дає сигнал дозволу на спрацьовування однієї із схем І (DD1…DD4), на виході якої відтворюється вхідний сигнал. Наприклад, при адресному числі 11, коли , на виході 3 адресного дешифратора DC установлюється рівень логічної одиниці, а на всіх інших - нульовий. Тому логічний елемент DD4 має дозвіл на спрацьовування. Якщо при цьому на інформаційному вході X діє логічна одиниця, то на виході DD4 установлюється лог. 1. При на виході логічного елемента DD4 буде також нульовий потенціал, тобто сигнал на виході логічного елемента DD4 повторює вхідний сигнал. На інформаційних виходах при адресному числі 11 наявні сигнали лог. 0. Схема демультиплексора з внутрішнім дешифратором характеризується меншою швидкодією порівняно зі схемами з поєднанням адресних та логічних змінних (рис. 1.13, (а) та рис. 1.14).

Можна виконати синхронний демультиплексор на основі таблиці істинності 1.9, якщо збільшити на 1 кількість входів всіх логічних елементів, які формують вихідні сигнали у розглянутих схемах на рис. 1.13 - 1.15, і подати на додатковий вхід синхросигнал або сигнал дозволу від зовнішнього джерела. Наприклад, схема синхронного демультиплексора «» з внутрішнім дешифратором представлена на рис. 1.16. За наявності керуючого входу Е при його активізації на вибраний за адресним кодом вихід демультиплексора передається логічний рівень сигналу з інформаційного входу . При нульовому керуючому сигналі зв'язок між інформаційним входом та виходами відсутній, тому незалежно від стану адресних входів вихід нульовий (позначено «*» у табл. 1.9).



Таблиця 1.9

Керуючий вхід	Вхід	Адресні входи	Виходи дешифратора	Виходи демультиплексора
Е
0	*	*	*	*	*	*	*	0	0	0	0
1		0	0	1	0	0	0		0	0	0
1		0	1	0	1	0	0	0		0	0
1		1	0	0	0	1	0	0	0		0
1		1	1	0	0	0	1	0	0	0

Рис. 1.16 Синхронний демультиплексор «» з внутрішнім дешифратором: схема (а), умовне зображення (б)

Рис. 1.17 До пояснення сумісної роботи мультиплексора і демультиплексора

У функціональному відношенні демультиплексор виконує дію, обернену функції мультиплексора. Тому разом мультиплексор і демультиплексор застосовують для комутацій ліній (шин): мультиплексор об'єднує декілька входів в єдиний потік, а на приймальній стороні демультиплексор розділяє цей єдиний потік даних на оригінальну систему сигналів (рис. 1.17). Демультиплексори застосовують також для перетворення послідовного коду на паралельний, реалізації логічних функцій та інші.

В інтегральному виконанні мультиплексори випускають на чотири, вісім або шістнадцять виходів. Каскадування дає змогу реалізувати комутацію одного вхідного сигналу на довільну кількість вихідних ліній на базі серійних мікросхем мультиплексорів меншої розрядності.

1.5 Компаратори

Цифровий компаратор (схема порівняння) - це комбінаційний функціональний вузол, який здійснює порівняння двох чисел однакової розрядності, заданих у двійковому коді, та виробляє вихідний логічний сигнал про результат порівняння. Назва компаратор походить від англ. compare - порівнювати. Кількість входів компаратора визначається розрядністю порівнюваних кодів. Залежно від схемного виконання компаратори можуть визначати рівність чисел А і В () та (або) нерівності чисел (). Результат порівняння відображається у вигляді логічного сигналу на виході компаратора. Зазвичай формуються три сигнали: , , . У найпростіших компараторах на виході наявний тільки сигнал, який інформує про рівність або нерівність кодів, тому такі компаратори мають назву компаратори рівності або нуль-органи.

На рис. 1.18 показано умовне зображення компаратора, логічна функція якого позначається буквами COMP (від англ. comparator) або знаками = =. Мітки лівого додаткового поля позначають номери розрядів кодів сигналів, які порівнюються, та керуючі сигнали «»,«» і «». Якщо використовується тільки одна мікросхема, то на вхід «» треба подати лог. 1, а на входи «» та «» - сигнали лог. 0. Входи «» та «» використовують для нарощування розрядності кодів, які порівнюються: ці входи компаратора з'єднують з відповідними виходами мікросхеми, яка здійснює порівняння молодших розрядів кодів. Мітки правого додаткового поля відображають функціональне призначення вихода(ів) компараторів.

Рис. 1.18 Умовне позначення 4-розрядного компаратора

Логіка роботи однорозрядного компаратора рівності описується таблицею істинності (табл. 1.10), де А і В - однорозрядні двійкові числа. Умовне позначення однорозрядного нуль-органа зображено на рис. 1.19, (а) (див. Додаток I). Функція приймає значення логічної одиниці у разі, якщо , і логічного нуля , якщо . Така логічна функція двох змінних має назву еквівалентність і є інверсією функції додавання за модулем два (виключальне АБО). Тому у найпростіший спосіб компаратор реалізується на логічному елементі «виключальне АБО-НІ» (рис. 1.19, (б) (див. Додаток I)). Прикладом реалізації цієї логічної функції у базисі елементів І, АБО, НІ є схема, що зображена на рис. 1.19, (г) (див. Додаток I). Схема однорозрядного компаратора рівності, до складу якої входять два елементи 2-І, один елемент АБО та два інвертори, побудована на основі досконалої диз'юнктивної нормальної форми (1.10) логічної функції, яка задана таблицею істинності 1.10.

(1.10)

Таблиця 1.10

Входи	Вихід
0	0	1
0	1	0
1	0	0
1	1	1

В інший спосіб схему реалізації «виключального АБО-НІ» можна побудувати за виразом (1.11), який виходить із виразу логічної функції (1.10) після еквівалентних перетворень, а саме, застосування аксіоми подвійного інвертування та другої, а потім і першої форми закону де Моргана:

(1.11)

Схема однорозрядного компаратора рівності, що побудована за виразом (1.11), зображена на рис. 1.19, (г).

Багаторозрядні компаратори рівності порівнюють двійкові n розрядні коди чисел. Числа А і В вважаються рівними, якщо розрядні коефіцієнти чисел виявляються однаковими, тобто, якщо . Логічна функція (1.12), яка описує алгоритм функціонування багаторозрядного компаратора, визначається логічним добутком порозрядних умов (1.10):

(1.12)

За виразом (1.12) легко побудувати схему n-розрядного компаратора, яка реалізується за допомогою n схем «виключальне АБО-НІ» та n-вхідного кон'юнктора І (рис. 1.20, (а) (див. Додаток II)). На виходах DD1…DDn рівень логічної одиниці з'являється тоді, коли . Тому на виході компаратора логічна одиниця наявна лише у випадку, коли набули рівності усі розряди двійкових чисел А і B.

У разі великої розрядності чисел, що порівнюються, на першому рівні отримують ознаки порівняння для чотирирозрядних груп коефіцієнтів, а на другому рівні пропускають через схему І отримані результати порівняння у групах (рис. 1.20, (б) (див. Додаток II)).

Порівняння може бути реалізоване й на інших схемотехнічних принципах, наприклад, з використанням дешифратора і мультиплексора. На рис. 1.20, (в) (див. Додаток II) показана схема для порівняння чотирирозрядних чисел. Одне з чисел, що порівнюються, наприклад А, надходить на входи дешифратора. На виході дешифратора, номер якого визначає код числа , з'являється сигнал лог. 1. Інше число В надходить на адресні входи мультиплексора. Мультиплексор передає на вихід сигнал з того інформаційного входу, адрес якого являє число . Якщо , то на виході мультиплексора з'являється лог. 1, в іншому випадку, коли , - лог. 0.

Цифрові компаратори є універсальними елементами порівняння, які окрім констатації рівності двох чисел, можуть встановити яке з них більше. Компаратори, які формують сигнали порівняння , мають назву компаратори нерівності.

Найпростіша задача полягає в порівнянні двох однорозрядних чисел. Логіка роботи однорозрядного компаратора нерівності описується таблицею істинності (табл. 1.11), де А і В - однорозрядні двійкові числа. Умовне позначення такого компаратора зображено на рис. 1.21, (а). Від таблиці істинності легко перейти до аналітичних виразів логічних функцій компаратора , , (1.13). На основі логічних функцій (1.13) можна побудувати ще одну схему «виключального АБО-НІ» для реалізації з внутрішніми виходами, на які надходять сигнали та (рис. 1.21, (б)).

Таблиця 1.11

Входи	Виходи
0	0	1	0	0
0	1	0	0	1
1	0	0	1	0
1	1	1	0	0

(1.13)

Рис. 1.21 Компаратор нерівності однорозрядний: умовне зображення (а), схема (б)

Для порівняння багаторозрядних чисел використовується наступний алгоритм. Спочатку порівнюються значення старших розрядів. Якщо вони різні, то ці розряди і визначають результат порівняння. Якщо вони рівні, то необхідно порівнювати наступні за ними молодші розряди. Аналіз порівняння двох чисел А і В виконується послідовно в напрямку від старших розрядів до молодших.

Цифрові компаратори застосовуються для контролю і корекції результатів роботи арифметично-логічних вузлів та систем, контролю передачі інформації з одного регістра в інший, в структурах цифрових схем. Цифрові компаратори випускають у вигляді окремих мікросхем.

1.6 Суматори

Суматор - це комбінаційний функціональний вузол, призначений для додавання двох n-розрядних чисел, представлених у двійковому коді. Багаторозрядні суматори складаються з окремих схем, які виконують додавання значень однойменних розрядів двох чисел і називаються однорозрядними суматорами. Однорозрядні схеми додавання поділяють на напівсуматори і повні однорозрядні суматори.

Напівсуматор - це функціональний вузол з двома входами, на які подаються два однорозрядні числа А і В, та двома виходами: на одному формується результат додавання за модулем два чисел А і В, а на іншому виході - сигнал перенесення у наступний (старший розряд). На умовному зображенні логічна функція напівсуматора позначається буквами HS (від англ. half adder, sum). Функціонування напівсуматора описується таблицею істинності 1.12. Це найзагальніший опис вузла, якому можуть відповідати безліч різних формул і схем. Запишемо логічне рівняння для побудови схеми напівсуматора у досконалій диз'юнктивній нормальній формі для вихідної функції (1.14). Найпростішою є реалізація напівсуматора за допомогою двох елементів: «виключального АБО» для отримання суми двох однорозрядних двійкових чисел та логічного елемента 2І для отримання сигналу перенесення (рис. 1.22, (б)). Логічна схема, що складена на елементах основного базису елементів І, АБО, НІ, зображена на рис. 1.22, (в).

Таблиця 1.12

Входи	Виходи
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Рис. 1.22 Напівсуматор: умовне зображення (а), схема на елементі «виключальне АБО» (б), схема на логічних елементах базису І, АБО, НІ (в), схема на логічних елементах базису І-НІ, І, АБО, АБО-НІ (г)

(1.14)

Основними параметрами, які характеризують якісні показники функціональних вузлів, є швидкодія і кількість елементів, що визначає складність схеми. Швидкодія визначається сумарним часом затримки сигналу при проходженні через елементи схеми. Окрім кількості елементів складність схеми характеризується числом входів елементів, за якими виконуються логічні операції. Цей параметр називається «число Квайна». У схемі на рис. 1.22, (в) швидкодія визначається затримкою в трьох логічних елементах, а сама схема складається із 6 елементів і має 10 входів («число Квайна» дорівнює 10). Недоліком цієї схеми є те, що на її входи необхідно подавати як прямі, так і інверсні значення операндів. Застосовуючи закони алгебри логіки, а саме аксіому подвійного інвертування, закони де Моргана, аксіому доповнення, логічну функцію (1.14) можна еквівалентно перетворити до вигляду (1.15) і побудувати відповідну схему без інверторів вхідних сигналів (рис. 1.22, (г)).

(1.15)

Схеми напівсуматорів формують перенесення у наступний розряд, але не можуть врахувати перенесення з попереднього розряду. Звідси і назва - неповний суматор. Неповні суматори використовують тільки для додавання двох однорозрядних чисел або підсумовування молодших розрядів двох багаторозрядних чисел.

Суматор (повний суматор) - це функціональний вузол з трьома входами, на які подаються два однорозрядні числа А, В і сигнал перенесення з молодшого сусіднього розряду , та з двома виходами: на одному формується результат додавання чисел А, В і , а на іншому виході - сигнал перенесення у наступний (старший розряд). Повний двійковий однорозрядних суматор зображується на схемах як показано на рис. 1.23, (а). На умовному зображенні логічна функція суматора позначається буквами SM або . На основі однорозрядних схем додавання на три входи та два виходи будуються багаторозрядні суматори будь-якого типу.

Алгоритм роботи однорозрядного суматора відображається таблицею істинності (табл. 1.13). Перші чотири рядки таблиці 1.13 являють собою таблицю істинності напівсуматора.

Таблиця 1.13

Входи	Виходи
0	0	0	0	0
0	1	0	1	0
1	0	0	1	0
1	1	0	0	1
0	0	1	1	0
0	1	1	0	1
1	0	1	0	1
1	1	1	1	1



Рис. 1.23 Повний однорозрядний суматор: умовне зображення (а), функціональна схема (б), схема на логічних елементах (в)

Повний суматор може бути реалізований різними способами. Стандартний підхід побудови логічної схеми вузла полягає у запису на основі табл. 1.13 системи логічних функцій для результату додавання та перенесення у наступний розряд у досконалій диз'юнктивної нормальної формі (1.17):



(1.16)

Схема однорозрядного суматора, яка реалізує логічні функції (1.17), зображена на рис. 1.23, (в).

Рівняння (1.17) можуть бути виражені через функцію «виключальне АБО»

(1.17)

Схема однорозрядного суматора на елементах «виключальне АБО», 2І та 2АБО на основі рівнянь (1.17) зображена на рис. 1.24, (а) (див. Додаток ІІІ). Схема характеризується «числом Квайна», що дорівнює 8, та має 2 каскади. Ця схема еквівалентна реалізації повного суматора на основі двох схем напівсуматорів й схеми «АБО», як показано на рис. 1.24, (б) (див. Додаток ІІІ). Один напівсуматор використовується для додавання двійкових чисел А і В, а інший визначає суму результату першого напівсуматора з перенесенням із молодшого розряду . Схема не є оптимальною за швидкодією, оскільки в ній сигнал проходить послідовно через дві схеми напівсуматорів та схему АБО.

Для мінімізації логічних функцій (1.16) складають карти Карно (1.18), аналіз яких показує неможливість мінімізації логічної функції та зменшення рангу (1.19).

(1.18)

Аналіз карти Карно для функції показує неможливість її мінімізації, а у карті Карно для функції можна обрати покриття одиниць і записати диз'юнктивну нормальну форму:

(1.19)

Для побудови схеми однорозрядного суматора на універсальних логічних елементах І-НІ рівняння (1.19) еквівалентно перетворюються з застосуванням аксіоми подвійного інвертування та законів де Моргана до вигляду (1.20):

(1.20)

Схема однорозрядного суматора, яка побудована на елементах І-НІ відповідно до рівнянь (1.20), показана на рис. 1.24, (в) (див. Додаток ІІІ). Схема характеризується «числом Квайна», що дорівнює 27 і має 3 каскади.

В інтегральній схемотехніці часто використовують схему, зображену на рис. 1.25, в якій для отримання логічної функції використовують перенесення у старший розряд . Схему будують за рівняннями (1.24), які отримують із (1.19), причому рівняння для логічної функції перенесення повторює відповідне рівняння у системі (1.19), а логічне рівняння для суми отримують після ряду еквівалентних перетворень. Спочатку за таблицею істинності 1.13 записують логічну функцію :

(1.21)

Потім помножують ліву і праву частину цього рівняння на логічну суму й спрощують праву частину співвідношення з використанням другої форми аксіоми ідемпотентності та другої форми аксіоми доповнення :

(1.22)

Підставляють ліву частину отриманого співвідношення у логічне рівняння для суми із системи (1.19):

(1.23)

Остаточно, система рівнянь для побудови схеми набуває вигляду (1.24):

(1.24)

Рис. 1.25 Повний однорозрядний суматор: схема з використанням перенесення у старший розряд

Багаторозрядні суматори виконують операцію арифметичного додавання двох багаторозрядних чисел. Схеми повного однорозрядного суматора використовується в якості «будівельних блоків» для отримання схем багаторозрядних суматорів.

Класифікують багаторозрядні суматори за різними ознаками:

за способом додавання - паралельні, послідовні та паралельно-послідовні. У паралельних n-розрядних суматорах значення всіх розрядів операндів поступають одночасно на відповідні входи однорозрядних підсумовуючих схем. У послідовних суматорах значення розрядів операндів та перенесення, які запам'ятовувалися в минулому такті, поступають послідовно в напрямку від молодших розрядів до старших на входи одного однорозрядного суматора. В паралельно-послідовних суматорах числа розбиваються на частини, наприклад, байти, розряди байтів поступають на входи восьми розрядного суматора паралельно (одночасно), а самі байти -- послідовно, в напрямку від молодших до старших байтів з врахуванням запам'ятованого перенесення.

за організацією зберігання результату додавання - комбінаційні, накопичувальні, комбіновані. У комбінаційних суматорах результат операції додавання запам'ятовується в регістрі результату. В накопичувальних суматорах процес додавання поєднується зі зберіганням результату. Це пояснюється використанням Т-тригерів як однорозрядних схем додавання.

за способом організації перенесення - розрізняють суматори з послідовним перенесенням, паралельним перенесенням, перенесенням за умовою, груповим перенесенням. Організація перенесення практично визначає час виконання операції додавання. Послідовні перенесення схемно створюються просто, але є повільно діючими. Паралельні перенесення схемно реалізуються значно складніше, але дають високу швидкодію.

за розрядністю - 4-, 8-, 16- розрядні - для мікро- та міні- комп'ютерів та 32-,64-розрядні й більше - для універсальних машин.

за часом додавання - синхронні та асинхронні. Суматори з постійним інтервалом часу для додавання називаються синхронними. Суматори, в яких інтервал часу для додавання визначається моментом фактичного закінчення операції, називаються асинхронними. В асинхронних суматорах є спеціальні схеми, які визначають фактичний момент закінчення додавання та повідомляють про це у пристрій керування. На практиці переважно використовуються синхронні суматори.

При послідовному додаванні використовується один суматор, загальний для всіх розрядів (рис. 1.26, (а) (див. Додаток IV)). Операнди і вводяться в суматор через входи А і В синхронно, починаючи з молодших розрядів. Двоступеневий D-тригер використовують для запам'ятовування перенесення та забезпечення затримки імпульсу переносу на час одного такту, тобто до приходу пари доданків наступного розряду, з якими він буде підсумовуватись. Результати підсумовування також зчитуються послідовно, починаючи з молодших розрядів. Для зберігання та вводу операндів на входи суматора, а також для запису результату підсумовування зазвичай використовуються регістри зсуву.

Перевагою послідовних багаторозрядних суматорів є малі апаратні витрати, недоліком - невисока швидкодія. Послідовне додавання виконується за стільки тактів, скільки розрядів у числі. Тому послідовні суматори використовують у відносно повільнодіючих цифрових пристроях...