Елементна база ЕОМ. Побудова та параметри вузлів цифрової схемотехніки

Синхронний RS-тригер в базисі І-НІ. Для побудови тригера спочатку запишемо логічну функцію, яка описує алгоритм його роботи. Для цього у виразі (2.7) замінимо змінні R і S на кон'юнкції СR і СS, де С - синхросигнал:

Схема синхронного RS-тригера на чотирьох елементах І-НІ з логічними зв'язками на основі виразу (2.8) показана на рис. 2.5, (а). Елементи DD1 та DD2 утворюють схему керування, а елементи DD3 й DD4 - елемент пам'яті. За відсутності тактового сигналу С = лог.0 на входах елемента пам'яті (RS-тригера на елементах І-НІ з інверсним керуванням) встановлюються логічні одиниці, отже, вихідні сигнали тригера залишаються незмінними. Інформаційний сигнал лог. 0 подається на один із входів елемента пам'яті тільки у разі одночасної наявності синхроімпульсу С = лог.1 та вхідного сигналу R = лог. 1 або S = лог.1. Комбінація вхідних сигналів С = R = S = лог.1 заборонена для синхронного тригера на елементах І-НІ, оскільки призводить до невизначеного стану. Умовне зображення синхронного тригера наведене на рис. 2.5, (б), часові діаграми роботи - на рис. 2.5, (в).

Рис. 2.5 Синхронний RS-тригер на елементах І-НІ: схема (а), умовне зображення (б), часові діаграми роботи (в)

Синхронний RS-тригер в базисі АБО-НІ. Для побудови тригера спочатку запишемо логічну функцію, яка описує алгоритм його роботи. Для цього у виразі (2.6) замінимо змінні R і S на кон'юнкції СR і СS, де С - синхросигнал, і скористаємося аксіомою подвійного інвертування та другою формою закону де Моргана для перетворення логічного виразу до вигляду (2.9):

(2.9)

Схема синхронного RS-тригера на чотирьох елементах АБО-НІ з логічними зв'язками на основі виразу (2.9) показана на рис. 2.6, (а). Це синхронний тригер з інверсним керуванням, що і відображено на його умовному зображенні (рис. 2.6, (б)). При наявності синхроімпульсу з надходженням вхідного сигналу на виході елемента DD1 встановлюється лог. 1 і тригер перемикається у стан . При наявності синхроімпульсу з надходженням вхідного сигналу на виході елемента DD2 встановлюється лог. 1 і тригер перемикається у стан . Комбінація вхідних сигналів заборонена для синхронного тригера на елементах АБО-НІ, оскільки призводить до невизначеного стану.

Рис. 2.6 Синхронний RS-тригер на елементах АБО-НІ: схема (а), умовне зображення (б)

D-тригер - це синхронний запам'ятовуючий елемент з двома стійкими станами і одним інформаційним D-входом (рис. 2.7, (а)). Після перемикання стан D-тригера повторює значення сигналу на D-вході в тактові моменти часу. Тому D-тригер часто називають тригером затримки (від delay - затримка). Тригер затримує вхідний сигнал на один такт. Такий алгоритм функціонування можна описати коротким логічним рівнянням:

Схему D-тригера легко побудувати на основі синхронного RS-тригера, якщо сигнал по входу S одночасно подавати через інвертор на вхід R (рис. 2.7, (б)). Із повної таблиці переходів RS-тригера (табл. 2.2) алгоритм функціонування D-тригера описують четвертий і п'ятий рядки: інформаційні сигнали мають протилежні значення, а вихідний сигнал не змінюється (табл. 2.3):

Рис. 2.7 D-тригер: умовне зображення (а), схема на основі RS-тригера (б), схема на елементах І-НІ (в), часові діаграми роботи (г)



Таблиця 2.3

0	1	1	1
1	0	0	0

Схему D-тригера будують також на основі самостійного логічного рівняння (2.11), яке отримують із рівняння синхронного тригера на елементах І-НІ (2.8) після заміни і :

Схема D-тригера на чотирьох елементах І-НІ з логічними зв'язками на основі виразу (2.11) показана на рис. 2.7, (в). Часові діаграми роботи тригера (рис. 2.7, (г)) ілюструють, як D-тригер «відслідковує» за зміною сигналу на D-вході під час дії синхросигналу С і зберігає цю інформацію.

Для затримки інформації в D-тригері на довільне число тактів використовують дозволяючий V- вхід, як по казано штриховою лінією на рис. 2.8, (а). Якщо , то DV - тригер функціонує як звичайний тригер затримки. Якщо , то робота схеми за входами D і S блокується і DV -тригер зберігає попередню інформацію (рис. 2.8, (б)).

Рис. 2.8 DV -тригер: схема (а), часові діаграми роботи (б)

Зауваження. В усіх синхронних тригерах із статичним керуванням (за рівнем) можливе фальшиве перемикання у випадку зміни сигналів на інформаційних входах під час дії синхросигналу С. Наприклад, якщо в D-тригері інформаційний сигнал змінює своє значення від одиниці до нуля до закінчення синхросигналу С, то тригер може знову перекинутися із одиничного в нульовий стан. На відміну від тригерів зі статичним керуванням у тригерах з динамічним керуванням записування інформації відбувається на короткому інтервалі часу в області фронту або спаду, що значно підвищує завадозахищеність пристрою.

Т-тригер - це запам'ятовуючий елемент з двома стійкими станами і одним інформаційним Т-входом. За способом запису інформації Т-тригери бувають асинхронними і синхронними, що відображено на умовному зображенні елемента (рис. 2.9). Стан Т-тригера змінюється на протилежний після кожного надходження лічильного сигналу лог. 1 на Т-вхід, звідси і назва пристрою (від tumble - перекидатися). Іншою для Т-тригер є назва лічильний тригер.

Рис. 2.9 Умовне зображення Т-тригера: асинхронного (а), синхронного з динамічним керуванням І-НІ (б), двоступеневого (в) та часові діаграми роботи асинхронного Т-тригера (г)

Логіка функціонування асинхронного лічильного тригера може бути задана таблицею переходів (табл. 2.4):

Таблиця 2.4

0	0	0
0	1	1
1	0	1
1	1	0

Часові діаграми роботи тригера (рис. 2.9, (г)) ілюструють, що частота повторення сигналу на виході вдвічі менша від частоти вхідних імпульсів Т, тобто тригер ділить вхідну частоту імпульсів на 2.

Від таблиці переходів легко перейти до запису логічної функції у досконалій диз'юнктивній нормальній формі (2.12):

Логічне рівняння (2.12) описує роботу асинхронного Т-тригера. Для побудови асинхронного Т-тригера на елементах І-НІ потрібно виконати еквівалентні перетворення логічного виразу, скориставшись законами та властивостями алгебри логіки. Після застосування аксіоми подвійного інвертування та першої форми закону де Моргана маємо:

Щоб уникнути інвертування тактового сигналу у виразі (2.13) виконаємо перетворення кон'юнкції , скориставшись послідовно аксіомою доповнення, дистрибутивним законом та другою формою закону де Моргана (2.14):



Остаточно,

Схема Т-тригера на чотирьох елементах І-НІ з логічними зв'язками на основі виразу (2.15) показана на рис. 2.10, (а).

Якщо порівняти логічне рівняння Т-тригера (2.15) з логічним рівнянням D-тригера (2.11), то можна помітити, що рівняння (2.15) виходить із (2.11) після заміни і :

Це означає, що D-тригер легко перетворити на лічильний тригер, якщо вхід з'єднати з інверсним виходом, а лічильні імпульси подавати та тактовий вхід С (рис. 2.10, (б)).

Рис. 2.10 Асинхронний Т-тригер: схема на елементах І-НІ (а), схема на D-тригері (б), двоступенева схема на RS-тригерах (в)

Перемикання тригера визначаються сумісною дією лічильних сигналів Т та сигналів зворотного зв'язку з виходів та . Для виключення хибних спрацьовувань під час дії лічильного сигналу Т сигнали з виходів та не повинні змінюватися. У цифрових пристроях неможливо використати запропоновані на рис. 2.10, (а), (б) схеми. Надійні структури лічильних тригерів будують з використанням синхронних тригерів з динамічним керуванням по фронту тактового сигналу С або використовують двоступеневі тригери (рис. 2.10, (в)).

JK-тригер - це запам'ятовуючий елемент з двома стійкими станами та двома інформаційними входами J і K. JK-тригер функціонує подібно до RS-тригера: входи J (аналог S) та K (аналог R) забезпечують роздільну установку станів лог. 1 та лог. 0 на виходах тригера. Відмінність полягає у тому, що комбінація двох вхідних сигналів J = K = лог. 1 не є забороненою, а перекидає тригер у протилежний стан. Такий алгоритм функціонування можна описати скороченою таблицею переходів (табл. 2.5) та повною таблицею переходів (табл. 2.6):

Таблиця 2.5

1	0	0
0	1	1
0	0
1	1

Таблиця 2.6

0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	1
1	0	0	0
1	0	1	0
1	1	0	1
1	1	1	0

Таблиці переходів 2.6 відповідає Карта Карно ( 2.17):

Після вибору покриття одиниць (2.18) записуємо диз'юнктивну нормальну форму (2.19):

Логічний вираз (2.19) є логічним рівнянням асинхронного JK-тригера, який визначає новий стан тригера залежно від вхідних сигналів , та попереднього стану тригера . Якщо бажаною є реалізація у базисі І-НІ, то логічне рівняння (2.19) слід еквівалентно перетворити, скориставшись аксіомою подвійного інвертування та другою формою закону де Моргана (2.20):

Зважаючи на незручність використання інвертованого сигналу на вході K продовжимо еквівалентні перетворення, скориставшись другою формою аксіоми доповнення та другою формою розподільного закону (2.21):



(2.21)

На рис. 2.11 наведені умовне зображення асинхронного JK-тригера, часові діаграми його функціонування та схема реалізації на елементах І-НІ з логічними зв'язками на основі виразу (2.20).

Рис. 2.11 Асинхронний JK-тригер: умовне зображення (а), часові діаграми роботи (б), схема на елементах І-НІ (в)

Синхронний JK-тригер нічим не відрізняється від асинхронного JK-тригера, якщо на синхровході С наявний тактовий імпульс. Якщо тактовий імпульс відсутній , то тригер просто зберігає попередній стан незалежно від станів інформаційних входів. Для побудови синхронного JK-тригера потрібно у виразах (2.19) й (2.20) замінити сигнали J та K на кон'юнкції JС і KС.

На рис. 2.12 наведені умовне зображення синхронного одноступеневого синхронного JK-тригера, часові діаграми його функціонування та схема реалізації на елементах І-НІ з логічними зв'язками на основі виразу (2.20).

Рис. 2.12 Синхронний JK-тригер: умовне зображення (а), часові діаграми роботи (б), схема на елементах І-НІ (в)

JK-тригер є універсальним, оскільки може виконувати функції RS-тригера (при роздільному надходженні сигналів на інформаційні входи J і K), D-тригера (при надходженні сигналу на вхід K від входу J через інвертор) та Т-тригера (при одночасному надходженні сигналів на інформаційні входи J і K).

Рис. 2.13 Організація подавання вхідних сигналів для роботи JK-тригера в режимах: RS-тригера (а), D-тригера (б), Т-тригера (в). умовне зображення синхронного JK-тригера з установчими входами R і S (г)

Промисловість випускає готові JK-тригери у вигляді мікросхем, які мають додаткові установчі входи R і S (рис. 2.13, (г)). Ці входи асинхронні. Після подачі сигналів тригер миттєво встановлює на виході , а після надходження сигналів на виході встановлюється лог.0: .



2.2 Регістри

Елементарним елементом електронної пам'яті є тригер, здатний зберігати 1 біт записаної в ньому інформації. Кілька тригерів можна об'єднати в регістр.

Регістр - це послідовнісний функціональний вузол, створений із послідовно або паралельно з'єднаних тригерів і призначений для зберігання n-розрядних двійкових чисел та виконання перетворень над ними. Кожен розряд двійкового числа записується у своєму тригері, тому число тригерів в регістрі визначає розрядність записуваного числа. Регістри зазвичай будуються на основі D- та RS-тригерів, хоча можуть бути реалізовані також на базі більш функціональних JK-тригерів. При цьому для побудови регістрів можуть використовуватися як динамічні (flip-flop), так і статичні тригери.

Регістри класифікують за різними ознаками, серед яких головною ознакою є способи прийому і видачі даних. За цією ознакою розрізняють паралельні регістри, послідовні (зсувні) і паралельно-послідовні (універсальні).

· У паралельних регістрах прийом і видача слів виконуються за всіма розрядами одночасно. Функції таких регістрів зводяться тільки до прийому, зберігання і передачі інформації. У зв'язку з цим паралельні регістри називають регістрами пам'яті. У паралельних регістрах зберігаються слова, які можуть бути піддані порозрядним логічним перетворенням.

· У послідовних регістрах слова приймаються і видаються розряд за розрядом. Послідовні регістри називають регістрами зсуву, тому що з появою синхроімпульсу на тактовому вході інформація переміщується в розрядній сітці. Розрізняють односпрямовані регістри зсуву (з напрямом від молодших розрядів до старших або навпаки) та реверсивні з можливістю зсуву інформації в обох напрямах.

· Послідовно-паралельні регістри мають входи-виходи одночасно послідовного та паралельного типу. Є варіанти з послідовним входом і паралельним виходом (SIPO, послідовний ввід - паралельний вихід), паралельним входом і послідовним виходом (PISO), а також варіанти з можливістю будь-якого поєднання способів прийому і видачі слів.

Іншими ознаками класифікації регістрів є:

спосіб керування записуванням. Розрізняють асинхронні і синхронні регістри.

кількість ліній передачі даних. Розрізняють однофазні та парафазні регістри. При однофазному поданні значення кожного розряду слова передається по одній лінії зв'язку, а при парафазному - по двох лініях: по одній - пряме значення розряду, по іншій - інверсне.

тип тригерів, що використовуються.

Більшість регістрів мають вхідну і вихідну логіки, тобто комбінаційну схему керування, за допомогою якої забезпечується виконання певних операцій над словами: записування і виведення інформації за керуючими сигналами, виконання логічних операцій над збереженими словами, зміна напряму зсуву бітів інформації в реверсивних регістрах зсуву, перемикання регістра зсуву з паралельного режиму роботи на послідовний та інші.

Паралельний регістр являє собою набір синхронних тригерів з паралельним прийомом і видачею інформації. Умовне зображення регістра зображене на рис. 2.14, (а). Логічна функція регістра позначається буквами RG (від англ. register - запис). На рис. 2.14, (б) наведена схема чотирирозрядного паралельного регістра на D-тригерах. Код числа , що записується, подається на інформаційні D входи чотирьох тригерів і записується у регістр з приходом тактового імпульсу С. При запису інформації в паралельний регістр всі біти (двійкові розряди) повинні бути записані одночасно, тому всі тактові входи тригерів, що входять до складу регістра, об'єднуються паралельно. Для реалізації паралельних регістрів можна використати як статичні тригери (зі спрацьовуванням за рівнем синхроімпульсу), так і з динамічним (за фронтом) входом синхронізації (рис. 2.14, (в)). Вихідна інформація змінюється після подачі нового вхідного слова і приходом наступного синхроімпульсу. Інформація може зберігатися як завгодно довго, якщо на вхід С не надходять імпульси або якщо не вимикається живлення функціонального вузла. Такі регістри використовують в системах оперативної пам'яті. Кількість тригерів в паралельних регістрах визначає максимальну розрядність збережених слів.

У деяких випадках регістри можуть мати вхід для установки виходів в стан лог. 0 перед записом інформації. Цей асинхронний вхід називають «входом скидання» тригерів регістра (вхід R у D-тригерах на рис. 2.14, (г)). При необхідності збереження інформації на декілька тактів у регістрах на D-тригерах потрібно використовувати дозволяючий V-вхід або додавати комбінаційну частину вузла для блокування проходження записаної інформації на вихід.

Рис. 2.14 Паралельний 4-розрядний регістр: умовне позначення (а), схема на статичних D-тригерах (б), на динамічних D-тригерах (в), схема на D-тригерах з входом скидання (г)

У регістрах пам'яті, які реалізовані на RS- та JK-тригерах, можливий однофазний або парафазний спосіб записування інформації. При однофазному записуванні значення кожного розряду слова надходить по одній лінії зв'язку на вхід S (або J) відповідних тригерів (рис. 2.15, (а)). Після зчитування записаної інформації регістр має обнулюватися по спільному R входу. Таким чином, при однофазному записуванні частота обміну інформацією зменшується, оскільки процеси введення і скидання чергуються. При парафазному записуванні інформації значення кожного розряду слова передається по двох лініях зв'язку. При цьому пряме значення надходить на вхід S (або J ) відповідних тригерів, а інверсне значення - на вхід R (або K). У цьому випадку не потрібне попереднє скидання регістра в стан лог. 0, тому що таку функцію виконує сигнал (рис. 2.15, (б)).

Рис. 2.15 Паралельний регістр на RS-тригерах: з однофазним записом даних (а), з парафазним записом даних (б)

З ускладненням алгоритму функціонування до множини тригерів додається комбінаційна схема керування, яка забезпечує запис інформації у певні моменти часу, збереження інформації впродовж заданого часу і появу збереженої інформації за запитом. В якості прикладу на рис. 2.16, (а) наведена схема 4-розрядного регістра на RS-тригерах. Логічні елементи DD1…DD4 утворюють ланцюг керування записом вхідного слова , а елементи DD9…DD12 - ланцюг керуванням зчитуванням інформації, яка зберігається тригерами DD5…DD8. Перед записом інформації усі тригери регістра встановлюють у стан лог. 0 шляхом подачі імпульсу лог. 1 на їх R-входи. Інформація у вигляді слова подається на входи схем 2І. Для запису інформації потрібен імпульс DE (data enable), що відкриває вхідні елементи 2І. З приходом імпульсу DE код вхідного числа записується в регістр. По закінченні імпульсу DE елементи DD1…DD4 закриваються, а інформація, що записана в регістр, зберігається незважаючи на те, що стан інформаційних входів може змінюватися.

Для зчитування інформації потрібно подати сигнал лог. 1 на вхід OE (output enable). За цим сигналом на вихідні шини регістру на час дії сигналу передається код числа, записаного в регістрі. По закінченню операції читання логічні елементи 2І закриваються, а інформація в регістрі, як і раніше, зберігається. За наявності такої схеми керування можливо багаторазове зчитування інформації. Умовне графічне позначення паралельного регістра наведено на рис. 2.16, (б).

Рис. 2.16 Регістр пам'яті на RS-тригерах зі схемою керування записом та зчитуванням інформації: схема (а), умовне позначення (б)

У регістрах можуть виконуватися такі порозрядні (без перенесень) логічні мікрооперації над словами А і В: додавання, множення, додавання за модулем два, заперечення додавання за модулем два та інверсія слова, що зберігається. Логічні мікрооперації передбачають наявність першого слова А в регістрі пам'яті:

логічне додавання в регістрі на RS- або JK-тригерах з однофазним записом виконується введенням слова В без попереднього скидання слова А, а логічне множення виконується введенням інверсних розрядів слова В на входи R (або K ).

мікрооперації додавання за модулем два та його заперечення реалізуються в регістрах на Т-тригерах. Спочатку записується слово А, а потім без попереднього скидання за лічильним входом вводитися слово В. Після цього на прямих виходах тригерів фіксується результат операції додавання за модулем два, а на інверсних виходах - заперечення додавання за модулем два.

інвертоване значення слова А, яке зберігається в регістрі, отримують на прямих виходах Т-тригерів після подачі на усі Т-входи тригерів лог. 1. Процедура заснована на співвідношенні (див. таблицю істинності для операції додавання за модулем два).

Промисловістю випускаються 4-розрядні та 8-розрядні мікросхеми паралельних регістрів. При вирішенні практичних завдань часто потрібно більша розрядність паралельних регістрів більша восьми. У такому випадку можна збільшувати розрядність регістрів паралельним з'єднанням готових мікросхем.

В даний час паралельні регістри зазвичай є частиною більш складних цифрових пристроїв, таких як цифрові фільтри, ОЗУ, синтезатори частот або схеми прямого цифрового синтезу DDS. Подібні схеми не реалізуються на мікросхемах середньої інтеграції, а є частиною великих інтегральних мікросхем (ВІС), таких як мікропроцесори, ASIC або FPGA.

Послідовний регістр являє собою ланцюжок послідовно увімкнених D-тригерів або RS- і JK-тригерів, налаштованих на роботу в режимі D-тригера. Поява імпульсу на тактовому вході регістру спричинює переміщення записаної в ньому інформації на один розряд вправо або вліво. Через це регістри з послідовним прийомом і видачею інформації називаються зсувними регістрами або регістрами зсуву.

Регістри зсуву зазвичай реалізуються на тригерах з динамічним керуванням або на двоступеневих тригерах. Кількість тригерів у ланцюжку, як ів регістрах пам'яті, визначає розрядність регістра. На рис. 2.17 наведені схеми чотирирозрядних регістрів зсуву, реалізованих на D- і RS-тригерах. У першому розряді регістра на RS-тригерах (рис. 2.17, (б)) сигнал по входу S одночасно подають через інвертор на вхід R, тим самим реалізуючи D-тригер. Тригери в інших розрядах увімкнені так, що на вхід R завжди надходить сигнал, інвертований щодо сигналу на вході S.

Рис. 2.17 Послідовний 4-розрядний регістр: умовне позначення (а), схема на D-тригерах (б), на RS-тригерах (в)

Роботу регістра зсуву розглянемо на прикладі схеми, наведеної на рис. 2.17, (б), та проілюструємо часовими діаграмами (рис. 2.18). Вхід D першого тригера DD1 служить для прийому в регістр вхідної інформації у вигляді послідовного коду . З кожним тактовим імпульсом на цей вхід повинен подаватися код нового розряду вхідної інформації. З виходу останнього тригера знімається послідовний вихідний код, який з'являється із затримкою щодо вхідного послідовного коду на число періодів тактових імпульсів, яке дорівнює кількості розрядів регістра.

Припустимо, що спочатку всі тригери регістра перебувають у стані логічного нуля: . Якщо на вхід регістра надходить сигнал , то при подачі синхроімпульсу С на виходах тригерів залишиться лог. 0.

Після надходження інформативного сигналу з появою синхроімпульсу на вході С у тригер DD1 запишеться лог. 1, а стан тригера DD2 не зміниться (). Так відбувається тому, що інформативний сигнал проходить зі входу D тригера DD1 до виходу із затримкою, яка більша за час тривалості фронту тактового імпульсу, протягом якого відбувається записування інформації, а до моменту надходження фронту синхроімпульсу на виході тригера DD1 був наявний лог. 0. Через незмінність сигналу на виході тригера DD2 незмінними залишаються і стани тригерів DD3, DD4 (). Таким чином, тільки в тригер DD1 записується той біт інформації, яка була на його вході D в момент надходження фронту синхроімпульсу.

З надходженням другого синхроімпульсу сигнал лог. 1 з виходу тригера DD1 запишеться у другий тригер, тобто відбудеться зсув інформаційного біту у сусідній розряд. Завдяки тому, що вихід кожного попереднього розряду з'єднаний із входом D наступного, кожен тактовий імпульс встановлює наступний тригер у стан, в якому до цього знаходився попередній. Так здійснюється зсув інформації вправо у кожному такті синхроімпульсів. Зважаючи на те що кожен тактовий імпульс послідовно зсуває код числа у регістрі на один розряд, для запису n-розрядного коду потрібно n тактів.

Після надходження 4 синхроімпульсів регістр виявляється повністю заповненим розрядами числа, що вводиться через послідовний вхід Х. Протягом наступних чотирьох синхроімпульсів відбувається послідовне порозрядне виведення записаного числа через вихід . Такий режим називається режимом послідовного зчитування. Якщо під час зчитування інформаційного коду на вхід регістра подається сигнал лог. 0, то регістр виявляється повністю очищеним.

Рис. 2.18 Часові діаграми до пояснення роботи 4-розрядного послідовного регістра

Послідовні регістри, схеми яких зображені на рис. 2.17, виконують зсув інформаційних бітів тільки в одну сторону. Такі регістри називають регістром із зсувом вправо. Існують реверсивні регістри, в яких зсув інформації може бути здійснений в обидві сторони. У реверсивних регістрах тригер кожного розряду має бути з'єднаний через логічні елементи із входами попереднього і наступного розрядів. Напрямок зсуву визначається керуючим сигналом, що подається на спеціальний вхід керування напрямом зсуву. На рис. 2.19 зображена схема реверсивного 4-розрядного регістра.



Рис. 2.19 Реверсивний 4-розрядний регістр зсуву: умовне позначення (а), схема на D-тригерах (б)

Оскільки транзистори і логічні елементи, на яких побудовані тригери, здатні передавати інформативні сигнали тільки в одному напрямку з входу на вихід (зліва направо), то для зсуву інформації вліво необхідно сигнали з виходів наступних тригерів за спеціально створеними колами зворотного зв'язку подавати на входи попередніх тригерів і записувати їх наступним тактовим сигналом. Керування напрямом зсуву в регістрі, схема якого зображена на рис. 2.19, (б), виконується сигналом по входу N. За наявності сигналу потенціал на вході D будь-якого з тригерів регістру визначається виходом тригера, що стоїть ліворуч від нього (вхідним сигналом DR для DD1), тобто відбувається зсув інформації вправо. Якщо , потенціал на вході D будь-якого з тригерів регістру визначається виходом тригера, що стоїть праворуч від нього (вхідним сигналом DL для DD4), і в регістрі має місце зсув інформації вліво при надходженні тактових імпульсів.

Регістри зсуву можуть виконувати функції збереження і перетворення інформації. Такі регістри можуть бути використані для побудови помножувачів і дільників чисел двійкової системи числення, тому що зсув двійкового числа вліво на один розряд відповідає множенню його на два, а зсув вправо - поділу на два. Послідовні регістри зсуву можуть служити також як пристрої затримки сигналу, представленого в цифровій формі, тому що здійснюють затримку передачі інформації на n тактів у n-розрядному регістрі. Регістри зсуву використовують також для побудови кільцевих лічильників імпульсів.

У практичних застосуваннях дуже зручними є універсальні регістри - регістри зсуву з комбінованими способами вводу і виводи інформації: послідовно-паралельним вводом інформації та послідовно-паралельним виводом. Регістр з послідовним входом та паралельним виходом типу SIPO (від англ. serial input, рarallel output) легко отримати із послідовного регістра, схема якого зображена на рис. 2.17, (б), якщо передбачити доступ до виходів усіх тригерів регістру (червоні пунктирні лінії). Паралельний вихідний код можна зняти з виходів усіх тригерів регістра зсуву, забезпечивши їх вихідними ключами, подібними до вихідних ключів паралельного регістра (рис. 2.16). Умовне зображення регістра з послідовно-паралельним виводом інформації показано на рис. 2.20.

Рис. 2.20 Умовне зображення 4-розрядного регістра зсуву з послідовно-паралельним виводом інформації

Універсальні регістри використовують і як регістри пам'яті, і як регістри зсуву для запису, зберігання та видачі інформації, але основним їх призначенням є перетворення послідовного коду на паралельний і, навпаки, паралельного на послідовний. Регістр типу SIPO зазвичай служить для перетворення послідовного коду на паралельний. Застосування послідовного коду пов'язане з необхідністю передачі великої кількості двійкової інформації по обмеженій кількості з'єднувальних ліній. При паралельній передачі розрядів потрібна велика кількість з'єднувальних провідників. Якщо двійкові розряди послідовно біт за бітом передавати по одному провіднику, то можна значно скоротити розміри з'єднувальних ліній на платі та розміри корпусів мікросхем.

Схема універсального регістра з можливістю послідовного і паралельного вводу і виведення інформації зображена на рис. 2.21, (а). Кожен розряд складається з D-тригера та логічного елемента, який виконує функцію двоканального мультиплексора, побудованого на схемах 2І-АБО. Керує перемиканнями сигнал . Регістр може записувати інформацію порозрядно в часі або всіма розрядами водночас. Подача на вхід сигналу лог. 1 перетворює схему на паралельний регістр. При цьому на входи ключів, підключених до інформаційних входів D, подається потенціал лог. 1. Це призводить до того, що сигнали з входів паралельного запису даних надходять на входи логічних елементів АБО, а на входи ключів, підключених до виходів попередніх тригерів, подаються нульові потенціали. Тобто на виходах цих ключів будуть присутні нульові потенціали, і вони не заважатимуть роботі паралельного регістра. Якщо , то інформативні сигнали з паралельних входів не поступають на входи тригерів, а надходять сигнали з виходів попереднього тригера (з входу для першого тригера). Інвертори на входах і C використані для посилення вхідного сигналу за струмом: вхідний струм мікросхеми дорівнює вхідному струму інвертора, а не сумарному струму чотирьох логічних елементів 2І.

Умовно-графічне зображення універсального регістра зі зсувом вправо наведено на рис. 2.21, (б). Вхід послідовного введення даних на цьому малюнку позначений як і відокремлений від інших груп входів рискою. Точно так само виділені в окремі групи входи керування V і синхронізації C. Щоб створити універсальний реверсивний регістр, потрібно передбачити в логічній схемі керування можливість керування напрямом зсуву подібно до схеми на рис. 2.19.

Рис. 2.21 Універсальний 4-розрядний регістр зсуву: схема на D-тригерах (а), умовне позначення (б)

У мікросхемному виконанні виготовляється велика номенклатура регістрів різноманітного призначення (табл. 2.7 див. Додаток V). Корпуси мікросхем універсальних регістрів мають входи і виходи для послідовного і паралельного вводу і зчитування інформації, один або два тактові входи і кілька керуючих входів, що розширюють функціональні можливості регістрів: для завдання режиму введення (паралельний, послідовний), для завдання режиму зчитування (у прямому чи оберненому коді), для встановлення нульового стану регістра та інші. Для роботи регістра у заданому режимі (зсуву вправо, зсуву вліво) потрібно здійснити чітко прописані з'єднання виводів мікросхеми і подати потрібні сигнали лог. 1 або лог. 0 на певні входи.

В якості прикладу розглянемо мікросхему К155ІР13 - універсальний регістр на 8 розрядів. В корпусі мікросхеми 24 виводи: вісім входів - для подачі інформації в режимі паралельного запису і стільки ж виходів 0...7 для зняття паралельної інформації, входи DR (Right, вправо) і DL (Left, вліво) - для подачі інформації при послідовному запису і зсуві вправо та вліво відповідно, С - для подачі тактових імпульсів, SR і SL - для вибору режиму роботи і R - для обнулення тригерів регістра. Також наявні вивід для приєднання джерела живлення і загальний вивід. Зовнішній вигляд та умовне позначення універсального зсувного регістру К155ІР13 із зазначенням номерів ніжок ІС показані на рис. 2.22.

Рис. 2.22 Універсальний 8-розрядний регістр зсуву К155ИР13: зовнішній вигляд (а), умовне позначення (б), вмикання регістра для роботі в режимі послідовного вводу з входу DR зі зсувом вправо (в)

Синхронну роботу регістру забезпечують спеціальні входи вибору режиму SR і SL. Різні комбінації рівнів сигналів на двох входах дають змогу переводити регістр у чотири режими роботи (табл. 2.8):

Таблиця 2.8

Керуючі входи	Режим
SR	SL
1	1	Режим паралельного вводу і паралельного зчитування
1	0	Режим послідовного вводу з входу DR зі зсувом вправо
0	1	Режим послідовного вводу з входу DL зі зсувом вліво
0	0	Режим збереження

В режимах паралельного і послідовного вводу інформації зміни станів регістра відбуваються лише під час спаду імпульсу від'ємної полярності на вході С та наявності сигналу лог. 1 на вході R. При подачі на вхід R лог. 0 відбувається очищення регістра, тобто обнулення всіх тригерів незалежно від стану інших входів.

В режимі паралельного вводу і паралельного зчитування інформація надходить на входи і знімається з виходів . Назва цього режиму роботи регістра - РІРО (рarallel input, рarallel output). Паралельний запис байта вхідної інформації, яка подається на входи , відбувається під час додатного перепаду напруги на вході синхроімпульсів С. При цьому на входи SR, SL потрібно подати сигнал лог. 1, а на входи DR, DL - сигнал лог. 0. Паралельне зчитування записаного слова можна здійснити з виходів 0...7 після приходу додатного перепаду наступного тактового імпульсу.

В режимі послідовного вводу зі зсувом направо і паралельного зчитування (режим SIPO) інформація в послідовному коді подається на вхід DR, починаючи з молодших розрядів. Зсув коду на один розряд відбувається направо у напрямку від виходу 0 до виходу 7 з кожним перепадом 0,1 тактових імпульсів. Для роботи зі зсувом вправо сигнали на керуючих входах: .

В режимі послідовного вводу зі зсувом вліво і паралельного зчитування інформація в послідовному коді подається на вхід DL, починаючи зі старших розрядів. Зсув коду на один розряд відбувається наліво у напрямку від виходу 7 до виходу 0 з кожним перепадом 0,1 тактових імпульсів. Для роботи зі зсувом вправо сигнали на керуючих входах: .

В режимі збереження інформації стани входів , DR і DL не спричинюють перекидання тригерів. Для забезпечення цього режиму керуючі сигнали мають значення: .

Режимі очищення регістра скидання відбувається асинхронно при подачі на вхід R напруги лог. 0 і на виходах 0...7 фіксуються низькі рівні напруги.

Кожна операція триває в регістрі не більше 20 (нс), тому він придатний для обслуговування швидкісних процесорів та ЗУ як буферний накопичувач байта. Регістр К155ІР13 споживає струм 116 (мA), тактова частота його може перевищувати 25 (МГц). Закордонним аналогом мікросхеми К155ІР13 є синхронний регістр зсуву SN74198N.

Окрім розглянутих регістрів, існують так звані регістри послідовних наближень (РПН). Зазвичай такі спеціальні регістри призначені для побудови аналого-цифрових перетворювачів, що працюють за принципом послідовного наближення (з порозрядним кодуванням). Регістр застосовується разом з 12-розрядною мікросхемою ЦАП і інтегральним компаратором. Регістр послідовних наближень складається із регістра зсуву на D-тригерах, регістра пам'яті на RS-тригерах та вхідної логіки. Регістр пам'яті в структурі РПН призначений для порозрядного записування поточного стану регістра і збереження результату перетворення.

В якості прикладу розглянемо мікросхему K155ІP17 (ТТЛ логіка) (рис. 2.23 (див. Додаток VI)). Це 12-розрядний регістр, який перетворює послідовний 12-розрядний код на паралельний. Мікросхема має чотири входи: С - для подачі тактових імпульсів (спрацьовування тригерів регістра відбувається по спаду тактових імпульсів негативної полярності). D - для подачі вхідного цифрового сигналу. E - дозвіл на роботу регістра (якщо вхід не використовується, то вивід має бути заземлений), S - вхід стартового запуску. Для зчитування вихідної інформації в паралельній формі передбачені виходи , у послідовній формі - . Також наявні вивід для подачі сигналу кінця перетворення - , вивід з сигналом інверсії старшого розряду , вивід для приєднання джерела живлення і загальний вивід.

Регістр має 12 однакових комірок зберігання накопичуваних розрядів (виходи від до ). Якщо регістр працює в складі АЦП, то на вхід D будуть надходити від компаратора одиниці або нулі, які є результатами порозрядного зважування. Проаналізуємо роботу регістра та проілюструємо цикл роботи часовою діаграмою (рис. 2.24).

При подачі на вхід S лог. 0 з приходом додатного тактового перепаду на вхід С відбувається початкова установка тригерів регістра - на виході встановлюється лог. 0, на виходах і - лог. 1. На виході кінця перетворення Р з'являється лог. 1. Такий стан регістра зберігатиметься до тих пір, поки .

Після надходження напруги лог. 1 на вхід S перший спад тактового імпульсу негативної полярності запише біт інформації з входу D у тригер найстаршого розряду регістра з виходами і та водночас встановить . Спад наступного тактового імпульсу негативної полярності спричинить записування інформаційного біта з входу D у тригер попереднього розряду регістра з виходом та водночас встановить . Таким чином, на кожному з виходів регістра у напрямку від до молодших розрядів по черзі з'являється сигнал лог. 0, слідом за ним - інформація з входу D. Заповнення комірок регістра керується внутрішньою двофазною послідовністю імпульсів С1 і С2. На зовнішній тактовий вхід С подаються імпульси з частотою, яка у 2 рази перевищує необхідну швидкість роботи АЦП. Запис інформації відбувається за два такі такти на кожен розряд регістра: у перший такт інформаційний біт записується, а у другому такті цей біт підтверджується або скасовується залежно від стану входу D.

Після запису інформації з входу D в останній тригер регістра (з виходом ) на виході Р з'являється лог. 0 і стан регістра фіксується до появи лог. 0 на вході S. Після 12 тактів на виході регістра, а саме на виходах , записане число, яке є цифровим еквівалентом аналогової величини, що діє на одному із входів пристрою порівняння.

Якщо вхід S з'єднати з виходом Р, поява лог. 0 на виході Р по спаду чергового тактового імпульсу (імпульс 13 на рис. 2.24) призведе до встановлення вихідного стану регістра (0111…1). В результаті мікросхема буде повторювати описаний вище цикл роботи з періодом у 13 тактів.

Рис. 2.24 Часові діаграми до пояснення роботи регістра послідовних наближень К155ІР13

Так мікросхема працює при лог. 0 на вході E. Якщо на вхід E подати лог. 1, то усі виходи , Р переходять у стан лог. 1 і не реагують на інформаційні сигнали на входах. Наявність входу дозволу E дає змогу з'єднувати між собою мікросхеми РПН К155ІР13 для отримання регістрів послідовного наближення на 24, 36, … розрядів (рис. 2.25). Робота таких регістрів аналогічна роботі однієї мікросхеми, а період при з'єднанні виходу Р останньої мікросхеми з об'єднаними входами S всіх мікросхем становитиме 25, 37, …. тактів.

Рис. 2.25 З'єднання мікросхем К155ИР13 для збільшення розрядності до 24

Мікросхему К155ІР13 можна використовувати в якості регістру послідовного наближення і з меншим, ніж на 12, числом розрядів. Для цього потрібно об'єднати вхід S з одним із виходів відповідно до потрібної кількості розрядів.

За умови незмінного сигналу мікросхему можна використовувати як лічильник з дешифратором, на виходах якого по черзі на період тактових імпульсів з'являється лог. 0. Коефіцієнт перерахунку лічильника становитиме 13, але може бути і меншим при з'єднанні входу S з одним із виходів .

За умови незмінного сигналу мікросхема буде працювати так, що по кожному тактовому імпульсу стан чергового з виходів регістра буде змінюватися з лог. 1 на лог. 0 і залишатися у такому стані до кінця циклу. На виході при цьому буде постійно потенціал лог. 0. Тривалість циклу також може бути змінною - від 2 до 13 періодів тактових імпульсів.

Основне ж призначення мікросхеми К155ІР13 - це робота в схемах аналого-цифрових перетворювачів (АЦП).

Мікросхему К155ІР17 можна використовувати також і для інших операцій, що потребують використання послідовних наближень. Наприклад, за наявності цифрового помножувача кодів можна побудувати пристрій, який добуває квадратні корені або здійснює поділ одного цифрового коду на інший. Для знаходження квадратного кореня мікросхема видає «пробне» значення кореня 011... 1, яке за допомогою цифрового помножувача кодів підноситься в квадрат і цифровим компаратором порівнюється з кодом числа, із якого потрібно добути корінь. Далі процедура відбувається аналогічно роботі АЦП, в результаті чого на виході можна отримати код квадратного кореня. Аналогічно можна виконувати операцію ділення або визначати код оберненого числа.



2.3 Лічильники

Лічильник - це послідовнісний функціональний вузол, створений із послідовно з'єднаних T-тригерів і призначений для лічби вхідних імпульсів. Вхідні імпульси можуть надходити на лічильник як періодично, так і довільно розподіленими у часі. Амплітуда і тривалість лічильних імпульсів мають задовольняти технічні вимоги для серій мікросхем, які використовуються. Розрядність лічильника n дорівнює числу T-тригерів. Кожний вхідний імпульс змінює стан лічильника, який зберігається до надходження наступного сигналу. Значення виходів тригерів лічильника відображають результат лічби. По мірі надходження вхідних імпульсів лічильник послідовно перебирає свої стани у визначеному для даної схеми порядку. Довжина списку станів лічильника, що використовуються, називається коефіцієнтом (модулем) лічби . Один із станів обирають за початковий. Після підрахунку імпульсів лічильник повертається у початковий стан.

Послідовність станів лічильника можна кодувати різними способами. Найчастіше використовують двійкові лічильники, у яких порядок зміни станів тригерів відповідає послідовності двійкових кодів, та побудовані на їх основі лічильники, що працюють у двійково-десятковій системі. Застосовуються й інші види кодування, наприклад, одинарне («один із n»), коли стан лічильника визначається розміщенням однієї-єдиної одиниці (або нуля), та лічильники з унітарним кодуванням, коли стан визначається кількістю одиниць й нулів (лічильник Джонсона).

До основних параметрів лічильників, окрім модуля лічби, відносять швидкодію. Швидкодію лічильників оцінюють трьома параметрами. Це:

роздільна здатність - мінімальний час між двома вхідними імпульсами, при якому ще зберігається працездатність лічильника.

максимальна частота лічби - величина, обернена до роздільної здатності, що визначає кількість імпульсів, які може підрахувати лічильник за 1 секунду.

час встановлення вихідного коду - часовий інтервал між моментом приходу вхідного сигналу і переходом лічильника в новий стійкий стан.

Лічильники можуть бути з попереднім встановленням або без нього. Для попереднього встановлення початкового стану лічильника використовують спеціальні входи, а сама процедура встановлення здійснюється лише за наявності спеціального сигналу дозволу. Під час роботи лічильника входи попереднього встановлення блокуються і не впливають на лічбу. Лічильники з попереднім встановленням називають також програмованими.

Усе різноманіття n-розрядних лічильників можна класифікувати за такими ознаками:

за способом кодування станів лічильника розрізняють двійкові лічильники, лічильники з кодом «один із n», лічильники з унітарним кодуванням та інші.

за модулем лічби лічильники поділяють на:

двійкові ().

двійкові з довільним постійним модулем лічби (). Найбільшого поширення набули десяткові (декадні) лічильники з .

двійкові зі змінним модулем лічби.

недвійкові. Лічильники з одинарним кодуванням мають модуль лічби , з унітарним кодуванням - .

за напрямом лічби розрізняють прості (підсумовуючі, віднімальні) і реверсивні лічильники. Якщо коди станів лічильника змінюються під час лічби у зростаючому порядку, то лічильник називають підсумовуючим (Up-counter). Лічильники, коди станів яких чергуються у порядку спадання, називають віднімальними (Down-counter). У реверсивних лічильників (Up/Down-counter) напрям перебору кодів може змінюватися залежно від керуючого сигналу.

за структурою організації міжрозрядних зв'язків розрізняють:

лічильники з послідовним перенесеннями (позикою), в яких перемикання розрядних тригерів відбувається по черзі один за одним.

лічильники з паралельним перенесеннями (позикою), в яких усі розрядні тригери перемикаються одночасно за сигналом синхронізації.

лічильники з комбінованим перенесеннями (позикою), в яких використовують різні комбінації послідовних і паралельних перенесень.

за способом перемикання тригерів під час підрахунку імпульсів (за приналежністю до певного класу автоматів) лічильники поділяють на асинхронні та синхронні. Лічильники з послідовним перенесенням як правило асинхронні, з паралельним перенесенням - синхронні.

за типом тригерів, використаних для побудови лічильника, розрізняють лічильники на T-тригерах, D-тригерах у лічильному режимі, JK-тригерах у лічильному режимі.

Класифікаційні ознаки незалежні й можуть зустрічатися у різних поєднаннях. Наприклад, лічильник з паралельним перенесенням може бути як двійковим, так і з унітарним кодуванням.

Узагальнене умовне зображення лічильника показано на рис. 2.26. Логічна функція лічильника позначається буквами СТ (від англ. counter). Наявність цифри 2 праворуч від літер СТ (або відсутність будь-якої цифри) означає, що лічильник двійковий. Якщо лічильник десятковий, то ставиться цифра 10. Входи називаються інформаційними входами (входами попереднього встановлення) і служать для запису в лічильник початкового стану, який відображається на виходах 1, …, 8. На вхід V надходить сигнал дозволу запису коду за входами (сигнал дозволу попереднього встановлення). Запис стану, від якого починається лічба, здійснюється при подачі сигналу дозволу запису V в момент спаду імпульсу, що надійшов на тактовий вхід С. Вхід R служить для примусового обнулення лічильника, тобто при подачі імпульсу на цей вхід на всіх виходах лічильника встановлюються лог. 0. Вхід називається входом переносу.

Вихідними сигналами двійкового лічильника є сигнали , які знімаються з окремих розрядів, та сигнал переносу на виході перенесення. Якщо двійковий лічильник має n розрядів, то записане в нього число визначається за формулою: . Мітки правого додаткового поля на умовному зображенні лічильника відображають ваги позицій двійкового коду . На цих виходах (1, 2, 4, 8) наявний двійковий код кількості імпульсів, які надійшли на тактовий вхід лічильника. На виході переносу формується сигнал при переповненні лічильника (коли на всіх виходах встановлюються сигнали лог. 1). Сигнал переносу можна подати на вхід перенесення наступного лічильника, тоді при переповненні першого лічильника другий буде перемикатися у наступний стан.

Рис. 2.26 Умовне зображення чотирирозрядного двійкового лічильника

Лічильник є одним з основних функціональних вузлів комп'ютера, а також різних цифрових керуючих та інформаційно-вимірювальних систем. Основне застосування лічильників: утворення послідовності адрес команд програми (лічильник команд або програмний лічильник). підрахунок числа циклів при виконанні операцій ділення, множення, зсуву (лічильник циклів). одержання сигналів мікрооперацій і синхронізації. Лічильники використовуються для побудови таймерів і в структурах аналого-цифрових перетворювачів. Цифрові пристрої, виконані за схемою лічильника, які мають один рахунковий вхід і один вихід, називаються дільниками частоти і використовуються в керованих генераторах частоти (синтезаторах).

Асинхронний послідовний двійковий лічильник являє собою ланцюжок послідовно з'єднаних тригерів лічильного типу, кожен з яких асоціюється з бітом у двійковому представленні числа. Здебільшого використовують D-тригери та JK-тригери, які налаштовані на роботу в режимі Т-тригера. Модуль позиційного двійкового n-розрядного лічильника визначається цілим степенем двійки . Число розрядів n двійкового лічильника для заданого модуля лічби знаходять із виразу .

Рахункова послідовність у двійковому підсумовуючому лічильнику починається з нуля і доходить до максимального числа , після чого знову проходить через нуль і повторюється. На рис. 2.27-2.29 представлені схеми трирозрядних підсумовуючих лічильників з модулем лічби , виконаних на базі тригерів різних типів.

На рис. 2.27, (а), (б) наведені умовне зображення та схема найпростішого трирозрядного лічильника на асинхронних Т-тригерах, які керуються переднім фронтом імпульсів на лічильному вході Т.



Рис. 2.27 Асинхронний підсумовуючий лічильник на T-тригерах з керуванням за переднім фронтом імпульсів на лічильному вході: умовне зображення (а), схема (б), часові діаграми (в)

У двійкових лічильниках звичайно передбачають вхід обнулення мікросхеми R, який дозволяє записати в усі тригери лічильника нульове значення. Цей стан лічильника (000) називають початковим станом лічильника. На вхід С надходять тактові імпульси, які збільшують цифровий код на одиницю. На часових діаграмах (рис. 2.27, (в)) показано, як з приходом імпульсу 0 лічильник обнулюється. Після приходу імпульсу 1 тригер DD1 перемикається в стан 1 (код 001), після приходу імпульсу 2 тригер DD2 перемикається в стан 1, а тригер DD1 - у стан 0 (код 010). Продовжуючи аналізувати перемикання тригерів з приходом кожного наступного імпульсу доходимо висновків:

перший розряд лічильника переключається з приходом кожного вхідного імпульсу, що відповідає алгоритму роботи Т-тригера. На кожні два вхідні імпульси T-тригер формує один вихідний імпульс.

другий розряд перемикається в стан лог. 1 після приходу кожного 2-го імпульсу.

третій розряд перемикається в стан лог. 1 після приходу 4-го імпульсу.

З виходів тригерів DD1, DD2, DD3 можна прочитати паралельний двійковий код числа імпульсів, що надійшли на його вхід. Наприклад, після приходу 5 імпульсів на виходах встановиться код 101. Лічильник може дорахувати до 7 (код 111). Як тільки на всіх виходах тригерів встановляться одиниці, то відбудеться переповнення лічильника, після чого він повернеться у вихідний стан і повторить цикл роботи. Отже, з приходом імпульсу 8 лічильник переходить у початковий стан, а імпульс 9 запише у лічильник цифру 1.

Після кожного циклу лічби на виході останнього тригера виникає перепад напруги, який завершує формування одного імпульсу. Ця властивість визначає друге призначення лічильників - ділення числа вхідних імпульсів. Якщо частота сигналів на вході n-розрядного лічильника , то частота вихідних імпульсів - . У цьому випадку коефіцієнт лічби називають коефіцієнтом ділення . У лічильника в режимі ділення частоти використовується сигнал тільки останнього тригера, а проміжні стани інших тригерів не враховуються. Будь-який лічильник може бути використаний як дільник частоти.

На часових діаграмах (рис. 2.27, (в)) зміна станів тригерів відбувається за фронтом імпульсів, що надходять на лічильний вхід DD1. Насправді, DD1 перемикається з деякою затримкою, а зміна стану кожного наступного тригера можлива тільки після зміни стану попереднього. Затримка лічби збільшується зі збільшенням числа розрядів, що обмежує застосування таких лічильників.

На рис. 2.28, (а) зображена схема трирозрядного лічильника на D-тригерах з керуванням по спаду імпульсу, з'єднаних послідовно таким чином, що прямий вихід кожного тригера є водночас лічильним входом тригера наступного розряду. З надходженням лічильних імпульсів на вхід С тригери лічильника будуть змінювати свої стани, які описуються зростаючою послідовністю двійкових чисел (табл. 2.9). Керування тригерами здійснюється спадом синхроімпульсів, тому стани тригерів DD2 та DD3 змінюється у відповідь на зміну стану попереднього тригера з лог. 1 на лог. 0. Часові діаграми, що пояснюють роботу асинхронного підсумовуючого лічильника, наведено на рис. 2.28, (б).

Таблиця 2.9

Номер вхідного імпульсу	Q2	Q1	Q0
0	0	0	0
1	0	0	1
2	0	1	0
3	0	1	1
4	1	0	0
5	1	0	1
6	1	1	0
7	1	1	1



Рис. 2.28 Асинхронний підсумовуючий лічильник на D-тригерах з керуванням за спадом синхроімпульсів: схема (а), часові діаграми (б)

На рис. 2.29 зображена схема трирозрядного лічильника, виконаного на базі JK-тригерів. Синхронізуючі входи усіх тригерів, окрім DD1, з'єднані з прямими виходами попередніх тригерів. Керування тригерами здійснюється спадом синхроімпульсів, тому входи тригерів DD2 та DD3 з'єднані з прямими виходами попередніх тригерів. Таблиця переходів та часові діаграми, що пояснюють роботу схеми, повністю аналогічні наведеним на рис. 2.28, (в) та табл. 2.9.

...