Вариант схемной реализации мультиплексора “4-1” (“четыре в один”, т.е. коммутирующего данные от одного из четырех входов на единственный выход) и его условное графическое изображение представлены на рисунке 2.1.1.

Здесь мультиплексор построен как совокупность двухвходовых конъюкторов данных (их число равно числу информационных входов), управляемых выходными сигналами дешифратора, дешифрирующего двоичный адресный код. Выходы конъюкторов объединены схемой ИЛИ.

Рисунок 2.1.1 Схема мультиплексора с дешифратором (а) и его условное графическое изображение

В интегральном исполнении применяется более простая схема, в которой конъюкторы дешифратора одновременно выполняют и функцию конъюкторов данных. Работа мультиплексора при этом описывается соотношением

(2)

Из (2) следует, что при любом значении адресного кода все слагаемые, кроме одного равны нулю. Ненулевое слагаемое равно Д_i, где i - значение текущего адресного кода.

В соответствии с этим соотношением строятся реальные схемы мультиплексоров, одна из которых для мультиплексора “четыре в один” приведена на рисунке 2.1.2. Как правило, схема дополняется входом разрешения работы - Е (показан пунктирной линией). При отсутствии разрешения работы (Е=0) выход у становится нулевым и не зависит от комбинации сигналов на информационных и адресных входах мультиплексора.

Мультиплексоры 4-1, 8-1, 16-1 выпускаются в составе многих серий цифровых интегральных схем и имеют буквенный код КП. Например, К555КП1 - мультиплексор 2-1 (в данном корпусе размещаются четыре мультиплексора), К555КП12 - мультиплексор 4-1 (в одном корпусе размещаются два мультиплексора) и т.д.

В тех случаях, когда функциональные возможности ИС мультиплексоров не удовлетворяют разработчиков по числу информационных входов, прибегают к их каскадированию с целью наращивания числа входов до требуемого значения. Наиболее универсальный способ наращивания размерности мультиплексора состоит в построении пирамидальной структуры, состоящей из нескольких мультиплексоров. При этом первый ярус схемы представляет собой столбец, содержащий столько мультиплексоров, сколько необходимо для получения нужного числа информационных входов. Все мультиплексоры этого столбца коммутируются одним и тем же адресным кодом, составленным из соответствующего числа младших разрядов общего адресного кода. Старшие разряды адресного кода используются во втором ярусе, мультиплексор которого обеспечивает поочередную работу мультиплексоров первого яруса на общий выход.

Пирамидальная схема, выполняющая функцию мультиплексора “16-1” и построенная на мультиплексорах “4-1”, показана на рис. 2.1.3.

2.4 Мультиплексоры КМОП

Выше отмечалось, что по принципу действия мультиплексоры КМОП существенно отличаются от подобных устройств ТТЛ. В функциональном отношении между ними также существуют различия. Поскольку коммутация осуществляется при помощи управляемых вентильных ключей, проводящих в обоих направлениях, эта разновидность приборов с равным успехом может применяться в качестве мультиплексора и демультиплексора.

Сопротивление открытых вентильных ключей невелико (примерно 80 Ом) и мало зависит от проходящего сигнала. Такие ключи хорошо проводят аналоговые и импульсные сигналы. Разомкнутые ключи обеспечивают практически полный разрыв цепи, так как токи утечки ничтожно малы (не более 1 нА).

Когда на соответствующем входе микросхемы отсутствует разрешающий сигнал, все коммутируемые цепи разомкнуты, благодаря чему эту категорию приборов можно использовать с другими, имеющими три выходных состояния. Подобно прочим приборам КМОП они рассеивают очень малую статическую мощность независимо от состояния управляемых ключей.

Микросхема 564KП2 представляет собой восьмиканальный коммутатор (мультиплексор - демультиплексор) импульсных и аналоговых сигналов. Состоит она из дешифратора (с выходным устройством) и восьми двунаправленных вентильных ключей (рисунок 2.2.1). Управление вентильными ключами производится трехразрядным двоичным кодом, который подают на адресные входы С, В и А. На разрешающем входе V (вывод 6) для нормального действия микросхемы необходим потенциал V=0. Когда на этом входе существует напряжение V=1, все вентильные ключи разомкнуты. Работу микросхемы характеризует таблица 1.

Неискаженная передача аналоговых сигналов большой амплитуды обеспечивается выбором питающих напряжений и схемой их подключения. Для питания микросхемы имеются три вывода. Ножка 8 служит общим выводом и, как правило, заземляется. Максимальное напряжение, прикладываемое к двум выводам микросхемы, не должно быть более 15 В. Амплитуды коммутируемых сигналов не должны превышать напряжения питания. Максимальный ток через открытый ключ 10 мА.

Таблица 1

Таблица истинности микросхемы 564КП2

Входы	Проводящие ключи
V	C	B	A
0	0	0	0	Х=х0
0	0	0	1	=х1
0	0	1	0	=х2
0	0	1	1	=х3
0	1	0	0	=х4
0	1	0	1	=х5
0	1	1	0	=х6
0	1	1	1	=х7
1	Х	Х	Х	Все ключи разомкнуты

На рисунке 2.2.2 показаны примеры включения источников питания для нескольких вариантов коммутации аналоговых сигналов. Наращивание числа входов осуществляется тем же способом, что и у мультиплексоров ТТЛ.

Рис. 2.2.2 Примеры подключения источников питания к микросхемам 564КП2 и 564КП1 в зависимости от коммутируемых сигналов: а -- paзмах сигнала от 0 до 15 В; б --от --7.5 до + 7.5 В; в --от --10 до +5 В; г --от --3 до +3 В

В микросхеме 564КП1 также восемь каналов, но они разделены на две синхронно работающие группы по четыре канала в каждой (рисунок 2.2.3). Управление осуществляется по двум адресным входам A и B. Действие разрешающего входа не отличается от описанного ранее. Микросхема предназначена для коммутации дифференциальных аналоговых сигналов, но может быть использована и для управления двумя независимыми сетями. Таблица истинности микросхемы 564КП1 приведена в виде таблице 2. В отношении питания данная микросхема подобна прибору 564КП2

а

Рисунок 2.2.3 Логическая структура микросхемы 564КП1

Таблица 2

Таблица истинности микросхемы 564КП1

Входы	Проводящие ключи
V	B	A
0	0	0	Х=х0 ;Y=y0
0	0	1	=х1; =y1
0	1	0	=х2; =y2
0	1	1	=х3; =y3
1	Х	Х	Все ключи разомкнуты

2.3 Демультиплексоры

Демультиплексор - схема, выполняющая функцию, обратную функции мультиплексора, т.е. это комбинационная схема, имеющая один информационный вход (Д), n информационных выходов (у₀, у₁, …, у_n-1) и k управляющих (адресных) входов (А₀, А₁, …, А_k-1). Обычно, также как и мультиплексоров, 2^k = n. Двоичный код, поступающий на адресные входы, определяет один из n выходов, на который передается значение переменной с информационного входа (Д), т.е. демультиплексор реализует следующие функции:

Таблица функционирования демультиплексора, имеющего n = 4 информационных выходов (у₀, у₁, у₂, у₃) и k = 2 адресных входов (А₀, А₁), представлена в таблице 3.

Таблица 3

Д	А0, А1	у0 у1 у2 у3	Д	А0, А1	у0 у1 у2 у3
0 1 0 1	0 0 0 0 0 1 0 1	0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0	0 1 0 1	1 0 1 0 1 1 1 1	0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1

Уравнения, описывающие работу демультиплексора:

(4)

Схема демультиплексора, построенная по данным уравнениям и его графическое изображение представлены на рисунке 2.3.1.

Рисунок 2.3.1 Схема демультиплексора "1-4" (а) и его условное изображение (б)

Функция, выполняемая демультиплексором, сходна с функцией дешифратора. Разница состоит лишь в том, что в демультиплексоре выход, обозначенный кодом адреса, активизируется только тогда, когда входной информационный сигнал активен, то есть функция для некоторого выхода демультиплексора имеет вид:

m_i= m_i'W

где m_i - функция, полученная при синтезе дешифратора, W - входной информационный сигнал.

Функция демультиплексора легко реализуется с помощью дешифратора, если его вход “Разрешение” (Е) использовать в качестве информационного входа демультиплексора, а входы 1, 2, 4 … - в качестве адресных входов демультиплексора А₀, А₁, А₂, … Действительно, при активном значении сигнала на входе Е избирается выход, соответствующий коду, поданному на адресные входы. Поэтому ИС дешифраторов, имеющих разрешающий вход, иногда называют не просто дешифраторами, а дешифраторами-демультиплексорами.

Примеры ИС:

К555ИДЗ - дешифратор-демультиплексор (дешифратор 4-16 с двумя входами стробирования: демультиплексор на 16 выходов со входом стробирования).

К555ИД4 - дешифратор-демультиплексор (два дешифратора 2-4; два демультиплексора на 4 выхода с объединенными адресными входами и раздельными входами стробирования).

Примечание: ввиду схожести функций дешифратора и мультиплексора промышленностью, как правило, выпускаются стробируемые дешифраторы, которые в зависимости от использования стробирующего входа могут использователя как дешифраторы или демультиплексоры.

2.4 Применение мультиплексоров и демультиплексоров

Под термином “мультиплексирование” называют процесс передачи данных от нескольких источников по общему каналу, а устройство, осуществляющее на передающей стороне операцию сведения данных в один канал, принято называть мультиплексором. Подобное устройство способно осуществлять временное разделение сигналов, поступающих от нескольких источников, и передавать их в канал (линию) связи друг за другом в соответствии со сменой кодов на своих адресных входах.

На приемной стороне обычно требуется выполнить обратную операцию - демультиплексирование, т.е. распределение порций данных, поступивших по каналу связи в последовательные моменты времени, по своим приемникам. Эту операцию выполняет демультиплексор. Совместное использование мультиплексора и демультиплексора для передачи данных от n источников к n приемникам по общей линии иллюстрирует рисунок 2.4.1. (В общем случае число источников данных не равно числу приемников).

Если в схеме (рисунок 2.4.1) n различных источников и приемников заменить n-разрядными источником и приемником, например, регистрами RG_ист. и RG_пр. (изображены пунктирными линиями), то схема может быть использована для преобразования n-разрядного параллельного кода на передающей стороне в последовательный код (с помощью мультиплексора) и последовательного кода в параллельный на приемной стороне (с помощью демультиплексора). При подобном применении мультиплексора и демультиплексора в качестве их адресных кодов используются выходные сигналы двоичного счетчика, последовательно формирующего на своих выходах двоичные коды чисел от 0 до n-1.

Мультиплексор можно использовать в качестве универсального логического элемента для реализации любой логической функции от числа аргументов, равного числу адресных входов мультиплексора. Покажем это на примере логической функции, заданной своей таблицей истинности (таблица 4).

Выбираем мультиплексор, имеющий три адресных (по числу аргументов функции) и восемь информационных входов. Для реализации заданной функции информационные входы мультиплексора соединим с уровнями логических “1” и “0” в такой последовательности, которая полностью копирует последовательность единиц и нулей функции в таблице истинности (рисунок 2.4.2). При этом не требуется ни записи СДНФ, ни ее минимизации. Кстати, функция, заданная таблицей 1 (четность числа единиц в трехразрядном слове), не упрощается, поэтому для своей реализации, например, в базисе ЛЭ “И-НЕ” требует четырех ЛЭ “3И-НЕ” и трех инверторов, т.е. в сумме потребуется три ИС. В то же время для реализации схемы по рисунку 2.4.2, требуется всего одна ИС мультиплексора “8-1”. По этой причине, способ реализации функций трех или большего числа аргументов с помощью ИС мультиплексоров весьма популярен у разработчиков.

3. Порядок выполнения работы

1. Используя ЛЭ, установленные на лабораторном стенде, спроектировать схему мультиплексора и исследовать его работу (снять таблицу истинности).

2. Исследовать работу (снять таблицу истинности) ИС мультиплексора К531КП1(2), селектора-мультиплексора 555КП2, демультиплексора ИД4.

4. Контрольные вопросы

1. Понятие мультиплексор. Принцип действия мультиплексора 4-1.

2. Как можно увеличить размерность мультиплексора?

3. КМОП-мультиплексоры. Особенности и применение.

4. Принцип действия микросхем 564КП1 и 54КП2.

5. Понятие демультиплексора. Принцип действия демультиплексора 1-4.

6. Где применяются мультиплексоры и демультиплексоры?

7. Как организовать логические функции на мультиплексорах?

Лабораторная работа 7. Регистры

1. Цель работы

Изучение схемотехнических принципов построения, записи и считывания информации в наиболее распространенные регистры.

2. Теоретические основы

Регистром называется последовательное цифровое устройство, используемое для записи и хранения n-разрядного двоичного слова. Помимо хранения некоторые виды регистров могут преобразовывать информацию, например, из параллельной во времени формы представления (параллельный код) в последовательную (последовательный код) и наоборот; из прямого кода в обратный и наоборот; сдвигать информацию на один или несколько разрядов в сторону младшего или старшего разрядов.

Регистры строятся на базе триггеров, число триггеров в схеме регистра соответствует числу разрядов двоичного слова, подлежащего хранению. Разряды регистра помимо триггеров могут содержать и некоторые ЛЭ, с помощью которых обеспечивается возможность выполнения перечисленных выше преобразований информации.

Основным классификационным признаком регистров является способ приема (записи) и выдачи (чтения) информации. По этому признаку различают параллельные, последовательные и параллельно-последовательные регистры.

2.1 Параллельный регистр

Параллельным называют регистр, в который n-разрядное двоичное слово записывается одновременно по всем n разрядам. Аналогичным образом осуществляется считывание хранящегося в регистре слова - одновременно по всем его разрядам. При считывании информация, хранящаяся в регистре, сохраняется, т.е. выдается ее копия. Параллельный регистр часто именуют регистром памяти. Основу регистров памяти составляют одноступенчатые синхронные D- или RS-триггеры. В этом качестве могут применяться и JK-триггеры, но их возможности больше, чем требуется для регистров памяти. Пример схемной реализации четырехразрядного регистра памяти приведен на рисунке 2.1.1.

Рисунок 2.1.1 Регистр памяти: а) схема; б) условное изображение

В качестве элементов регистра здесь использованы синхронные D-триггеры. Из схемы следует, что отдельные разряды регистра памяти не обмениваются данными между собой. Общими для разрядов регистра являются цепи управления: синхронизации или разрешения записи (С) и сброса или начальной установки “0”. Из принципа работы синхронного D-триггера следует, что разряды числа А=а₃а₂а₁а₀ запишутся в соответствующие триггеры только после подачи сигнала (импульса) на вход синхронизации С, т.е. при С=1. После смены сигнала на входе С на “0” триггеры переходят в режим хранения. В это время на входы D триггеров можно подать следующее слово, например, В=b₃b₂b₁b₀, которое при появлении сигнала С=1 запишется в регистр. Считывание слова осуществляется с прямых () выходов триггеров (возможно считывание и с инверсных выходов - ). Для установки триггеров в нулевое состояние применяется специальная шина “Уст. “0”, связанная с асинхронными R-входами каждого триггера.

2.2 Последовательный регистр

Последовательным называют регистр, в котором осуществляется последовательный (разряд за разрядом) прием и выдача информации. Такой регистр часто именуют регистром сдвига или сдвигающим регистром.

Регистр сдвига представляет собой ряд последовательно соединенных триггеров, число которых определяется разрядностью записываемого в него слова. По направлению сдвига записанной в регистр информации различают регистры прямого сдвига, т.е. вправо (в сторону младшего разряда); обратного сдвига, т.е. влево (в сторону старшего разряда); реверсивные регистры, допускающие сдвиг в обоих направлениях.

На рисунке 2.2.1 приведен пример схемной реализации четырехразрядного регистра сдвига вправо, построенный на синхронизируемых фронтом D-триггерах.

Рисунок 2.2.1 Регистр сдвига вправо: а) схема; б) условное изображение

При записи в регистр двоичного слова А=а₃а₂а₁а₀ первый разряд вводимого слова (а₀) подается на вход крайнего левого триггера (Т₃), являющегося одновременно входом регистра в целом, и записывается в него при поступлении первого сигнала (импульса) синхронизации С. С приходом следующего сигнала синхронизации значение а₀ с выхода разряда Q₃ вводится в разряд Q₂, а в разряд Q₃ поступает а₁.

С приходом каждого очередного синхроимпульса производится сдвиг поступающей информации на один разряд вправо. После четвертого синхроимпульса регистр оказывается заполненным разрядами слова А и первый разряд слова (а₀) появится на выходе Q₀. Если подать на регистр еще одну последовательность из четырех синхроимпульсов, установив при этом на его входе уровень “0”, то из регистра (с выхода Q₀, являющегося выходом регистра в целом) будет последовательно выводиться разряды слова А и регистр будут освобожден от хранения слова А (очищен).

Таким образом, в процессе сдвига информации каждый триггер Т_i регистра: а) передает хранимую информацию на триггер Т_i-1, б) изменяет свое состояние за счет приема информации от триггера Т_i+1. Передача информации с триггера Т_i и изменение его состояния не могут происходить одновременно. Поэтому основная сложность реализации операции сдвига заключается в разделении во времени выполнения указанных этапов в каждом разряде триггере регистра. Эта сложность исключается за счет использования синхронных триггеров с динамическим управлением записью (как показано на рис. 2.2.1) или двухступенчатых триггеров, внутренняя организация которых предусматривает разделение во времени этапов приема входной информации и изменения выходной.

На рисунке 2.2.2 приведена схема регистра сдвига влево, построенная на двухступенчатых D-триггерах. Комбинируя схемы сдвига вправо и влево и используя управляющие сигналы, можно построить реверсивный регистр.



Рисунок 2.2.2 Регистр сдвига влево

Регистры сдвига (рисунки 2.2.1, 2.2.2) позволяют обеспечить преобразование последовательного кода в параллельный - достаточно в схеме предусмотреть выходы от всех разрядов (на рисунке 2 показаны пунктирными линиями).

Регистр сдвига легко превращается в кольцевой регистр при соединении выхода последнего разряда с входом первого (рисунок 2.2.3).

Для обеспечения других видов записи и считывания применяются комбинированные регистры, пример реализации одного из которых приведен на рисунке 2.2.4. Здесь двухступенчатые логические элементы И-ИЛИ при V=1 обеспечивают после подачи тактового импульса на вход С передачу сигнала из i-го в i-1-ый триггер, а при V=0 обеспечивается запись в регистр сигналов, представляющих собой параллельный код. Считывание записанного произвольным способом слова возможно как в виде параллельного кода (Q₀,Q₁,Q₂,Q₃),так и в виде последовательного кода при подаче четырех тактовых импульсов.

3. Порядок выполнения работы

1. Исследовать работу параллельного регистра.

2. Исследовать работу кольцевого регистра.

3. Исследовать работу микросхемы 555ИР27.

4. Контрольные вопросы

1. Что такое регистры? Классификация регистров.

2. Что такое регистр памяти как его организовать на основе триггеров?

3. Что такое регистр сдвига? В чем сущность сдвига?

4. Как организовать регистр сдвига вправо и влево?

5. Как получить кольцевой регистр?

6. Для чего применяются комбинированные регистры и как их реализовать?

Лабораторная работа № 8. Счетчики импульсов

1. Цель работы

1. Изучение устройства и принципа работы счетчиков импульсов и регистров.

2. Общие сведения

Счетчик - это последовательностное устройство, которое может иметь не более чем 2ⁿ внутренних состояний, где n - число триггеров, входящих в состав счетчика. Счетчики используются для подсчета числа двоичных импульсов. В ЭВМ они применяются для формирования адресов, подсчета количества циклов и т.д.

Основным параметром счетчика является коэффициент или модуль счета K - это наибольшее число импульсов, которое может быть подсчитано счетчиком и равное максимальному числу внутренних состояний 2ⁿ. В зависимости от модуля счета различают двоичные (K=2ⁿ, где n - число триггеров), декадные или десятичные (K=10^m, где m - число десятичных разрядов), с произвольным постоянным и с переменным модулем.

По способу изменения выходного кода счетчики делятся на суммирующие, вычитающие и реверсивные. У суммирующего счетчика выходной код увеличивается на единицу для каждого нового состояния, а у вычитающего - уменьшается на единицу. Реверсивный счетчик может работать в обоих режимах.

По способу управления внутренними триггерами счетчики подразделяются на асинхронные (последовательные) и синхронные(параллельные).

В асинхронных счетчиках переключение последующего триггера осуществляется выходным сигналом предыдущего, а входные счетные импульсы приходят на вход только младшего (нулевого) триггера.

Рассмотрим работу асинхронного суммирующего счетчика, выполненного на четырех JK-триггерах (рисунок 2.1,а). Работу счетчика однозначно определяет таблица состояний (таблица 1) или временная диаграмма (рисунок 2.1,б).

В исходном состоянии на объединенные входы R всех триггеров подается низкий уровень сигнала (R=0) для предварительного обнуления счетчика и установки на всех прямых выходах логического нуля: Q₁=Q₂=Q₃=Q₄=0.

Таблица 1

Счетные импульсы приходят на вход первого триггера T1. Выходами счетчика являются прямые выходы триггеров, с которых информация о состоянии предыдущего триггера передается на синхровход последующего. Значение переменной Q_i соответствующего разряда счетчика изменяется, когда переменная в соседнем младшем разряде Q_i-1 переходит из состояния “1” в “0” (см. таблицу 1). Для реализации этого свойства последовательного счетчика JK-триггеры в схеме работают в режиме T-триггера с переключением в новое состояние по спаду входного синхроимпульса. Таким образом, частота выходного сигнала каждого триггера в два раза меньше, чем частота сигнала на его входе (см. рисунок 2.1,б). Счетчик на выходах формирует нарастающие кодовые наборы от 0000 до 1111, являющиеся двоичными эквивалентами десятичных чисел от 0 до 15. Шестнадцатый импульс переводит все триггеры в исходное нулевое состояние (K=2⁴=16).

Если в качестве выходов счетчика использовать прямые выходы триггеров, а на синхровходы последующих триггеров подавать сигналы с инверсных выходов предыдущих триггеров, получим вычитающий счетчик. Перед началом счета должна быть предусмотрена установка всех его триггеров в исходное состояние “1”. При счете импульсов вычитающий счетчик будет формировать на прямых выходах триггеров убывающие кодовые наборы от 1111 до 0000.

В синхронных (параллельных) счетчиках счетные импульсы поступают одновременно на входы синхронизации всех триггеров (рисунок 2.2). Значение Q_i изменится при поступлении очередного счетного импульса в том случае, если переменные во всех младших разрядах Q_i-1,..., Q₁ находятся в состоянии “1” (см. таблицу 1).

Счетчики изготавливаются в виде готовых микросхем. Например, микросхема К155ИЕ2 - это двоично-десятичный счетчик, а К155ИЕ6 - реверсивный счетчик с предустановкой.

В тех случаях, когда требуется счетчик с модулем счета, меньшим, чем 2ⁿ состояний, избыточные состояния исключаются с помощью комбинационной схемы. На рисунке 2.3 показана схема суммирующего счетчика с K=6. После шестого импульса сигналы с выходов Q₂=1 и Q₃=1 вызовут появления «0» на выходе элемента 2И-НЕ, что в свою очередь приведет к обнулению всех триггеров. Логический элемент 2И-НЕ в данном случае играет роль комбинационной схемы, выявляющей значение выходного кода, при котором счетчик должен устанавливаться в начальное состояние.

Микросхема К155ИЕ7 представляет собой двоичный четырехразрядный реверсивный счетчик широкого применения. Его основу составляют четыре JK-триггера, а вспомогательные операции выполняются 18 логическими элементами. Счетчик имеет управляющий вход V, два счетных входа (прямого счета C1 и обратного счета C2), четыре информационных входа предустановки D3, D2, D1, D0, соответствующие выходы Q3, Q2, Q1, Q0, а также два инверсных выхода переноса B и Р. Условное обозначение приведено на рисунке 2.4.

В зависимости от состояний входов возможны три режима работы счетчика:

- режим счета реализуется, когда V=1: при подаче счетных импульсов на вход C1 происходит увеличение двоичного выходного кода, при подаче импульсов на вход C2 - уменьшение;

- режим параллельной записи обеспечивается, когда V=0, при этом кодовые наборы, установленные на информационных входах, повторяются на выходах соответствующих разрядов, независимо от состояния счетных входов;

- сброс счетчика осуществляется подачей высокого уровня напряжения на вход R, что приведет к отключению всех других входов и запрещению записи.

Микросхема К561ИЕ10 (рис.2.5) содержит два независимых 4-разрядных двоичных счётчика с параллельным выходом (рис.2.6). Для повышения быстродействия в данной микросхеме применён параллельный перенос во все разряды. Подача счётных импульсов может производиться либо в положительной полярности (высоким уровнем) на вход С, либо в отрицательной полярности (низким уровнем) на вход Е. В первом случае разрешение счёта устанавливается высоким уровнем на входе Е, а во втором случае - низким уровнем на входе С.

При построении многоразрядных счётчиков с числом разрядов более четырёх соединение между собой ИМС К561ИЕ10 может производиться с последовательным или параллельным формированием переноса. В первом случае на вход С следующего каскада счетчика подается высокий уровень с выхода Q8 предыдущего каскада.

В данном устройстве микросхема К561ИЕ10 подключена таким образом, что подача счетных импульсов на верхний счетчик будет производиться в положительной полярности, а на нижний - в отрицательной. Кроме того, т.к. на входы R этой микросхемы подаётся низкий уровень, то сброс счётчиков в нулевое состояние выполняться не будет.

3. Порядок выполнения работы

1. Исследовать работу счетчиков К155ИЕ7, К155ИЕ8, К155ИЕ9.

2. Исследовать работу счетчика 561ИЕ10.

3. Исследовать работу счетчика 561ИЕ19.

4. Контрольные вопросы

1. Что такое счетчик? Классификация счетчиков.

2. Принцип работы асинхронного суммирующего счетчика.

3. Особенности работы синхронного счетчика.

4. Как организовать счетчик с модулем счета, меньшим чем 2ⁿ состояний?

5. Что собой представляет счетчик Джонсона?

Лабораторная работа № 9. Исследование арифметико-логического устройства

1. Цель работы

1. Изучить принцип действия регистров и АЛУ; освоить методику вычислений и простейшие математические операции.

2. Общие сведения

Арифметико-логическое устройство (АЛУ) является основным функциональным узлом микропроцессора, предназначенным для обработки данных. АЛУ представляет собой комбинационную логическую схему, выполняющую логические и арифметические действия.

Для ввода, вывода и оперативного хранения информации, а также ее пошаговой загрузки по тактовому импульсу в АЛУ предназначен блок регистров: аккумулятор (А), буферные регистры (БР) или регистры общего назначения (РОН) (рисунок 2.1).

Совместная работа АЛУ и аккумулятора позволяет реализовать ряд арифметических и логических операций, в том числе сложение, вычитание, инверсию, сравнение, положительное или отрицательное приращение, сдвиг влево или вправо, логическое И, ИЛИ, исключающее ИЛИ и т.п. Из перечисленных элементарных операций набираются сложные задачи современной микропроцессорной техники.

Для изучения возможностей и имитации работы простого микропроцессора предназначена группа интегральных схем повышенной степени интеграции, входящих в состав лабораторного стенда.

Универсальная микросхема К155ИП3 (рисунок 2.2) представляет собой четырехразрядное АЛУ. Основу этой микросхемы составляют 30 простых логических элементов типа И-НЕ, И-ИЛИ-НЕ, исключающие ИЛИ и инверторов.

АЛУ может формировать 16 логических операций и выполнять 16 арифметических действий, включая суммирование и вычитание, увеличение и уменьшение, удвоение и инверсию. Все операции производятся над четырехразрядными числами в двоичных кодах, причем одно из чисел подается на входы А3...А0, второе - на входы В3...В0, а результат вычислений появляется на выходах F3...F0. Характер операций АЛУ зависит от уровня сигнала на входе режима М: при М=0 выполняются арифметические, а при М=1 - логические операции. Причем последние выполняются поразрядно. Вид выполняемых операций зависит от кода операции, подаваемого на управляющие входы S3...S0, в соответствии с таблицей 1.

Ряд арифметических операций можно использовать либо для загрузки операндов (например, F=А или F=В для А=0 при S=0000 или S=1001 соответственно), либо для сложения в прямом коде F=А+В, или вычитания в дополнительном коде F=А-В, либо для более сложных действий.

При выполнении арифметических операций учитывается признак переноса с предыдущего разряда, подаваемый на вход . При этом формируется признак переноса четвертого разряда . Для удобства наращивания разрядности АЛУ при объединении нескольких микросхем вход и выход признаков переноса выполнены инверсными. При выполнении логических операций (логическое И, ИЛИ, исключающее ИЛИ и т.п.) с использованием прямых или инверсных кодов состояние входа переноса не влияет на полученные результаты.

Для расширения функциональных возможностей АЛУ предусмотрены выходы образования переноса G и распространения переноса Р: первый переключается при достижении 1111₂=15₁₀, а второй - при появлении переноса в любом из четырех разрядов.

Таблица 1

Код операции	Вид операции
S3	S2	S1	S0	Арифметические (М=0)	Логические (М=1)
0	0	0	0	F=A+C0	__ F=A
0	0	0	1	F=AB+C0	______ F=AB
0	0	1	0	__ F= AB+C0	__ F=AB
0	0	1	1	F=-1+C0	F=0
0	1	0	0	F=A+A +C0	______ F=AB
0	1	0	1	F=A+(AB)+C0	__ F=B
0	1	1	0	F=A-B-1+C0	F=AB
0	1	1	1	__ F=AB-1+C0	__ F= AB
1	0	0	0	F=A+AB+C0	__ F=AB
1	0	0	1	F= A+B+C0	_______ F= AB
1	0	1	0	__ F= AB+(AB)+C0	F=B
1	0	1	1	F=AB-1+C0	F= AB
1	1	0	0	F= A+A+C0	F=1
1	1	0	1	F= A+(AB)+C0	__ F= AB
1	1	1	0	__ F= A+(AB)+C0	F= AB
1	1	1	1	F=A-1+C0	F=A

Обозначения: - логическое сложение; - логическое умножение; - сложение по модулю 2 (исключающее ИЛИ); + - арифметическое сложение; - арифметическое вычитание; F=A+A - сдвиг влево на один разряд.

В схеме АЛУ предусмотрена также возможность сравнения операндов: если А=В, то на выходе К появляется уровень логической единицы.

Микросхема К155ИР11 (рисунк 2.3) представляет собой восьмиразрядный сдвигающий регистр, предназначенный для записи информации в параллельном или последовательном коде, ее хранения или сдвига влево и вправо. Основу этой микросхемы составляет 8 синхронизируемых триггеров в сочетании с логическими элементами И-НЕ, И-ИЛИ-НЕ и инверторами.

Схема имеет восемь входов D7...D0 параллельной записи, два входа последовательной записи DL - со сдвигом влево и DR - со сдвигом вправо, управляющие входы S0 и S1 для выбора режима работы, тактовый вход С и установочный вход , а также восемь выходов Q7...Q0.

В зависимости от состояний установочного входа и управляющих входов S0 и S1 схема может работать в различных режимах (см. таблицу 2).

Таблица 2

Режим работы	Состояние входов
	уст.	код режима	посл. зап.	Такт C
		S1	S0	DL	DR
Установка в “0” (сброс)	0	х	x	х	x	x
Параллельная запись	1	1	1	0	0
Последовательная запись со сдвигом влево	1	1	0	0/1	0
Последовательная запись со сдвигом вправо	1	0	1	0	0/1
Хранение	1	0	0	0	0

Как видно из таблицы 2, параллельная запись информации осуществляется через входы D7...D0 при S0=S1=1, и ее появление на выходах Q7...Q0 обеспечивается синхронно по положительному фронту тактового импульса.

Примечание: при переключении регистра сдвига в режим «хранение» необходимо кнопку «такт» держать в нажатом состоянии.

Если сигнал подавать на вход DL, то при S1=1 и S0=0 каждый тактовый импульс будет осуществлять ее последовательную запись с одновременным сдвигом влево. Как известно, такая операция эквивалентна умножению двоичного числа на два. При S1=0 и S0=1 по входу осуществляется последовательная запись со сдвигом вправо, что эквивалентно делению двоичного числа на два.

Естественно, что при отсутствии тактового импульса записанная информация будет храниться в регистре до прихода нового импульса, точнее перепада 0/1. Вместе с тем, режим хранения обеспечивается и при установке S2=S1=0 как результат запрета на переключение триггеров.

Микросхема К155РП1 (рисунок 2.4), представляет собой четырехразрядный регистр памяти, предназначенный для записи и хранения информации емкостью 16 бит, и обычно используется в качестве оперативного запоминающего устройства (ОЗУ) или буферного регистра (БР). Основу схемы составляют 16 триггеров DV-типа, управляемых с помощью логических элементов И-НЕ, И-ИЛИ-НЕ. В структурном отношении регистровая память состоит из матрицы 4х4 элемента, коммутируемой с помощью входного дешифратора и 4 выходных мультиплексоров.

Схема имеет четыре информационных входа D3...D0, по два адресных входа записи WB, WA и считывания RB, RA соответственно, раздельные стробирующие входыи , а также четыре выхода Q3...Q0.

Если на вход подать стробирующий импульс =0, то, в зависимости от выбранного кода адреса 00...11 на входах WB и WA, производится одновременная запись информации со входов D3...D0 только в четыре "вертикальные" ячейки матрицы, соответственно от №№ 1,5,9,11 до №№ 4,8,12,16. При этом каждый триггер в своей ячейке может переключиться при условии V=1, которое выполняется только при определенной комбинации сигналов на адресных входах.

Считывание записанной информации из соответствующих "вертикальных" ячеек производится при условии установки необходимого адреса и разрешается стробом =0. Поскольку выходные логические элементы этой микросхемы выполняются с открытым коллектором, то возможно наращивание емкости памяти при объединении выходов с помощью “Монтажного ИЛИ”.

При считывании информации из ячеек памяти не происходит ее разрушения, даже при многократном обращении к памяти.

3. Одноразрядные сумматоры

Сумматоры предназначены для сложения чисел, представленных в двоичном коде. Простейший сумматор служит для сложения одноразрядных чисел. Схема для сложения двоичных одноразрядных чисел А и В должна подчинятся следующим правилам:

0+0=0, 0+1=1, 1+0=1, 1+1=10.

Если каждое из чисел равно 1, то происходит перенос в старший разряд, поэтому схема должна иметь два выхода: один - для формирования разрядной суммы, т.е. части суммы, относящейся к данному разряду, второй - для переноса в следующий по старшинству разряд. Если представить значения чисел логическими переменными а₀ и Ь₀, разрядную сумму и перенос - S и с₁, то работу сумматора можно описать таблицей истинности (табл. 3.1), по данным которой составляются логические функции выходных переменных:

;

Таблица 3.1

Таблица истинности полусумматора

Разрядную сумму позволяет получить элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, перенос - элемент И. Схема, построенная в соответствии с полученными логическими функциями, приведена на рис. 3.1. Эта схема называется полусумматором, так как при сложении многоразрядных чисел ее можно применить только в самом младшем разряде (она не имеет входа переноса).

Рисунок 3.1.1 Полусумматор: а - схема; б - УГО

Полный сумматор должен позволять складывать три числа (значения чисел в суммируемом разряде а₀, b₀ и перенос из младшего разряда с₀). Логика работы полного сумматора отражена в табл. 3.2.

Составляя логические функции выходных переменных и выполняя некоторые упрощения, находим

;

Из этого следует, что полный сумматор можно реализовать из двух полусумматоров и элемента ИЛИ (рис. 3.2)

Рисунок 3.1.2 Полный одноразрядный сумматор: а - схема; б - УГО

Таблица 3.2

Таблица истинности полного одноразрядного сумматора

Пример ИС:

К155ИМ1 - одноразрядный полный сумматор

3.2 Сумматоры с последовательным переносом

Для сложения двух n-разрядных двоичных чисел необходимо использовать (n-1) полных и один полусумматор (для самого младшего разряда. Выход переноса каждого разряда подключается ко входу переноса следующего по старшинству разряда. Для возможности наращивания разрядности суммируемых чисел и в самом младшем разряде ставят полный сумматор (рис. 3.2.1.). Значения суммы и переноса S₁ и c₂ примут истинное значение после того, как закончится выполнение операций в самом младшем сумматоре и поступит сигнал переноса c₁. Верное значение S₃ и c₄ будет получено после того, как сигналы переноса последовательно сформируются в каждом сумматоре. Поэтому такие схемы называются сумматорами с последовательным переносом.

Рисунок 3.2.1 4-разрядный сумматор с последовательным переносом: а - схема; б - УГО ИС К155ИМЗ

Примеры ИС:

К155ИМЗ - 4-разрядный сумматор с последовательным переносом (рис.3.2.1.б).

3.3 Сумматоры с параллельным переносом

Для уменьшения времени сложения многоразрядных чисел применяют способ суммирования с параллельным переносом, основанный на вычислении всех сигналов переноса непосредственно по значениям входных переменных. Если обозначить =, то сигнал переноса полного одноразрядного сумматора можно определить следующим образом: .

Сигнал g₀ равен единице тогда, когда перенос в данном разряде обусловлен значениями суммируемых величин a₀ и . Поэтому g₀ называют функцией генерации переноса. Сигнал p₀ показывает, передается ли полученный перенос c₀ в следующий по старшинству разряд. В связи с этим p₀ называют функцией распространения переноса.

Аналогичные функции можно вывести и для остальных разрядов суммируемых чисел:

и тд.

Из полученных формул следует, что сигнал переноса в каждый разряд может быть вычислен с использованием функций g_i и p_i непосредственно по значениям входных переменных. Для нахождения функций генерации и распространения переноса не требуется дополнительных аппаратурных затрат, так как g_i и p_i определяются в каждом одноразрядном сумматоре. Поэтому время формирования всех сигналов переноса одинакового и определяется задержкой распространения в двух элементах (И и ИЛИ). Схема 4-разрядного сумматора с параллельным переносом приведена на рис. 3.3.1. Сигналы переноса C₁ - C₃ формируются с помощью схемы ускоренного переноса, работающей в соответствии с приведенными выше формулами. Необходимые для ее работы функции генерации и распространения переноса g_i и p_i поступают с одноразрядных сумматоров. Схема ускоренного переноса формирует также функции генерации и распространения переноса всего 4-разрядного сумматора G и P, определяемые следующим образом:

Наличие выходов G и P позволяет наращивать разрядность суммируемых чисел параллельным способом. Для формирования входных сигналов переноса отдельных 4-разрядных сумматоров можно использовать схему переноса, идентичную показанной на рис. 3.3.1. На ее входы p_i и gi необходимо подавать выходные сигналы P и G отдельных 4-разрядных сумматоров с параллельным переносом.

Рис. 3.3.1 4-разрядный сумматор с параллельным переносом

Примеры ИС:

К155ИП4 - схема ускоренного переноса для 4-разрядных арифметико-логических устройств К155ИП3

3. Порядок выполнения работы

1. Выполнить арифметические и логические операции (табл.1) над данными в числами, переведя их в двоичный код.

2. Исследовать работу микросхемы ИП3.

4. Контрольные вопросы

1. Что представляет собой АЛУ?

2. Что представляют собой микросхемы К155ИП3,К155ИР11,К155РП1?

3. Структура и применение этих микросхем.

Заключение

Основные типы устройств, применяемых сейчас в цифровой технике, были созданы ещё в первой половине XX века. К этим устройствам относятся триггеры и логические элементы. Они с лёгкостью могут быть реализованы на любых элементах, способных выполнять функции электронного ключа: реле, лампах, транзисторах. Однако ламповые вычислительные машины получались чрезвычайно громоздкими, потребляли много энергии и были ненадёжны. Было очевидно, что, несмотря на все достоинства электронных ламп, которые по-настоящему были оценены только в наши дни, для вычислительной техники они мало подходят. И с появлением транзистора в 1949 году вся электронная техника перешла на полупроводники. Вскоре после изобретения транзистора, были созданы интегральные схемы, объединяющие на малой площади в одном корпусе большое количество элементов.

Список использованных источников

1. Багданович М.И., Грель Н.И.-Цифровые интегральные микросхемы. Справочник. 2010.

2. Зельдин Е.А. Импульсные устройства на микросхемах. 2004.

3. Зельдин Е.А. цифровые интегральные микросхемы в информационно-измерительной аппаратуре. 2014.

4. Новиков Ю.В. Основы цифровой схемотехники. 2009.

Приложение 1 Условные обозначения микросхем

ЛА3 ЛИ1

ЛЕ1 ЛП5

ЛР4 ЛА7

561ЛП13 ЛН6

КТ3 ТВ1

ТМ2 ТЛ1

ИЕ9 ИЕ8

561ИЕ10 561ИЕ19

АГ3

555КП2 ИД4

Размещено на Allbest.ru

...